1 引言

    在雷達(dá)雜波對消器設(shè)計時，傳統(tǒng)的方法是采用中頻對消，即雜波的抑制在中頻上實現(xiàn)。早期的中頻對消器常采用ｓａｗ(聲表面波)和ｃｃｄ(電荷耦合器件)等模擬延時線。由于數(shù)字信號處理所具有的突出優(yōu)點,尤其是數(shù)字集成電路的發(fā)展以及可編程邏輯器件功能的日益強大,使得數(shù)字式矢量對消器成為當(dāng)前及今后的主要工作模式 。 而對雷達(dá)信號的采集與處理成為最為關(guān)鍵的環(huán)節(jié)，在設(shè)計中筆者選擇了精度為10位的高速低功耗可重配置tlv1562，在較低成本下實現(xiàn)了多通道數(shù)據(jù)采集處理 。

    2 系統(tǒng)設(shè)計與實現(xiàn)

    2.1系統(tǒng)總體設(shè)計

    系統(tǒng)設(shè)計框圖如圖1所示，以tlv1562為核心的前端采集系統(tǒng)是整個系統(tǒng)的一部分。整個系統(tǒng)由信號調(diào)理、信號采樣、高速信號處理（數(shù)字對消）以及波形回放等組成。信號調(diào)理電路是對經(jīng)相干檢波送來的信號進行壓縮調(diào)整以滿足tlv1562的采樣電平；信號采樣是完成模擬信號的數(shù)字化（由tlv1562完成）；高速數(shù)字信號處理是在cpld內(nèi)完成數(shù)字式對消算法；由ad7533構(gòu)成的波形回放部分是將對消處理過信號送到顯示屏顯示[3.4.5]

    圖1 雷達(dá)對消器系統(tǒng)總框圖

    2.2信號調(diào)理電路與a/d參考基準(zhǔn)源的設(shè)計

    由于對于規(guī)定的電源電壓avdd，tlv1562的模擬輸入信號的范圍為0.8~（avdd-1.9伏），所以必須要對相干檢波出來的模擬信號進行處理，使其滿足要求。設(shè)計中，采用了如圖2所示的調(diào)理電路，r4用來調(diào)整輸入信號sig4的幅度范圍，vr-是由tl431調(diào)整出來的一個基準(zhǔn)電壓，用來控制信號的直流電壓[3]。

    圖2 信號調(diào)理電路

    tlv1562有兩個基準(zhǔn)輸入引腳--refp和refm。這兩個腳上的電平分別是產(chǎn)生滿度（full-scale）和零度（zero-scale）讀數(shù)的模擬輸入的上下限。根據(jù)要求基準(zhǔn)電壓必須滿足下列條件：

    vrefp<=avdd-1v ;

    agnd+0.9v

    2.3 采集系統(tǒng)的設(shè)計

    2.3.1 接口時序圖

    cpld與tlv1562的接口時序圖見圖3。distance_pulse是距離門脈沖,周期為512μs（80km）或1024μs（160km）,sample_pulse是采樣開始脈沖，一旦監(jiān)測到其上升沿采集系統(tǒng)就開始啟動，start被置為高電平，tlv1562的cs置為低。wr、rd、int的時序圖是tlv1562的內(nèi)部轉(zhuǎn)換模式時序圖。當(dāng)wr出現(xiàn)兩次低電平后，便完成了對寄存器cr0和cr1的配置，即實現(xiàn)了a/d轉(zhuǎn)換的初始化。a/d轉(zhuǎn)換結(jié)束，輸出低電平信號int有效，信號rd讀取a/d轉(zhuǎn)換結(jié)果并復(fù)位int信號，完成一個轉(zhuǎn)換周期，并開始準(zhǔn)備下一次轉(zhuǎn)換。

    基于tlv1562的四通道高速實時數(shù)據(jù)采集系統(tǒng)的設(shè)計

    作者：ti/空軍工程大學(xué)導(dǎo)彈學(xué)院 闞保強 王建業(yè)2006-02-13 點擊:334

    核心器件: tlv1562

    圖3 ep1k100與tlv1562的接口時序圖

    2.3.2 cpld對tlv1562接口的實現(xiàn)

    由于tlv1562芯片是可配置a/d轉(zhuǎn)換器，其配置轉(zhuǎn)換時序圖見圖。所以如何利用cpld實現(xiàn)對tlv1562的配置與讀寫是關(guān)鍵技術(shù)之一。對于tlv1562的讀寫控制易于實現(xiàn)，而對于其配置，由于是對四通道循環(huán)采集，較為復(fù)雜。在tlv1562中有兩個寄存器需要配置，也就是要有兩次寫，而每次配置的數(shù)據(jù)還不一樣（見表一），所以應(yīng)該在每次寫的時候都應(yīng)相應(yīng)的提供數(shù)據(jù)。整個配置過程用vhdl語言采用有限狀態(tài)機的方式來實現(xiàn)。定義5個狀態(tài)，分別為st0,st1,st2,st3，st4，st0是空閑態(tài)，st1,st2,st3，st4是對應(yīng)相應(yīng)采集通道的狀態(tài)，indexreg[1..0]是用來監(jiān)測寫信號的第幾次寫的標(biāo)識碼。 程序如下：

    type states is (st0,st1,st2,st3，st4);

    signal current_state,next_state :states :=st0;

    signal indexreg:std_logic_vector(1 downto 0);

    signal chanel_data: std_logic_vector(9 downto 0);