SS143A下一個時鐘到來時,再回到s1狀態(tài)接受下一個數(shù)碼�？刂茊卧卸鄠�輸出,狀態(tài)圖中標(biāo)出輸出變量的,在該狀態(tài)下為1,其余情況下各個輸出均為0。例如在S3狀態(tài),CⅣr為1,其余輸出均為0。

設(shè)計控制單元電路,表10.2.3 控制器狀態(tài)轉(zhuǎn)換表,圖10.2.16所示控制單元ASM圖的硬件實現(xiàn),采用一個觸發(fā)器對應(yīng)一個狀態(tài)的方法。用六個D觸發(fā)器FF。~FF5的輸出表示s。~S5六種狀態(tài),開鎖過程中的每一時刻,只能有一個狀態(tài)為1,其余狀態(tài)為0。根據(jù)圖10,2.17所示的狀態(tài)圖,可以列出控制單元的狀態(tài)轉(zhuǎn)換表,如表10.2.3所示。以次態(tài)是s1狀態(tài)為例說明列表過程。在圖10,2.17中有三個箭頭s。狀態(tài)、S3狀態(tài)和S1.

需要使用Altera公司提供的編程電纜,其電纜包括MBlaster、 ByteBlaster-

MV、ByteBlaster Ⅱ、USB-Blaster和EthernetB1aster。MasterBlaster電纜可以使用電纜使用并串口也可以用于USB口進(jìn)行編程,ByteBlasterMⅤ和ByteBlasterⅡ行口編程,而USB-Blaster使用USB口,EthernetBlaster使用Ethernet口。而且ByteBlaster Ⅱ、USB-Blaster和EthernetBlaster三種電纜除可以對CPLD、FPGA器件進(jìn)行編程外,還提供對FPGA串行配置器件進(jìn)行編程的功能。

單擊編程器窗口的start按鈕,開始編程,編程結(jié)束時有提示信息出現(xiàn)。有較強的抗干擾能力,從而能長期穩(wěn)定地存儲1位二進(jìn)制數(shù)據(jù)。圖5.1.3中第3個平衡點位于v。l和t。2的邏輯1和邏輯0之間,該點既不是0,也不是0的有效邏輯電平,它同樣滿足兩個非門的特性,表面看來電路似乎可以穩(wěn)定在該點。但考慮到實際電路中總是有噪聲存在,這種穩(wěn)定就難以維持了。在G1和G2的傳輸特性中,由于該點處于增益很高的電壓放大區(qū),且G1與G2已連接成正反饋環(huán),假定vII出現(xiàn)微弱的噪聲,例如極微小的下降,便會使v。1產(chǎn)生少量上升,該變化會使‰產(chǎn)生較大的下降,如圖5,1.3中指向c的箭頭所示。c點的%2同時又等于vI1,這種正反饋的結(jié)果,驅(qū)動v01到達(dá)d點。

反饋環(huán)路使這種“再生”過程不斷地繼續(xù)下去,順著圖中箭頭的指向,最終達(dá)到左上角的穩(wěn)態(tài)平衡點,即Q=1。反之,若起始v1的引發(fā)噪聲是略微上升,則電路的最終穩(wěn)定狀態(tài)為0=0。

綜上所述,因為隨機噪聲可以使電路倒向另外兩種穩(wěn)態(tài)中的任意一種,傳輸特性上的第三個平衡點并不是真正意義上的電路穩(wěn)態(tài),所以稱為介穩(wěn)態(tài)�？梢栽O(shè)想,若在雙穩(wěn)態(tài)電路的一個非門輸人端施以足夠幅值的脈沖信號,使電路越過介穩(wěn)態(tài)點,則可將電路從一種狀態(tài)轉(zhuǎn)換到另一種狀態(tài),從而實現(xiàn)對電路邏輯狀態(tài)的控制。下一節(jié)將要討論的基本sR鎖存器,就是利用這個原理工作的。

為什么圖5,1.2所示的電路能長期保持狀態(tài)不變?

從模擬分析的角度看,圖5.1.2所示的電路構(gòu)成正反饋環(huán)路,為什么它不會產(chǎn)生自激振蕩?

鎖存器和觸發(fā)器①是構(gòu)成各種時序電路的存儲單元電路,其共同特點是都具有0和1兩種穩(wěn)定狀態(tài),一旦狀態(tài)被確定,就能自行保持,即長期存儲1位二進(jìn)制碼,直到有外部信號作用時才有可能改變。鎖存器是一種對脈沖電平敏感的存儲單元電路,它們可以在特定輸入脈沖電平作用下改變狀態(tài)。