數(shù)字邏輯設(shè)計(jì)人員在實(shí)現(xiàn)設(shè)計(jì)目標(biāo)時(shí)有不少工具可用。為適應(yīng)所需的大量邏輯數(shù)和數(shù)據(jù)率，設(shè)計(jì)人員可選用fpga。fpga在相對(duì)小的空間內(nèi)，以多引腳數(shù)封裝提供巨大數(shù)量的數(shù)字邏輯門。
　　
　　在印刷電路板(pcb)放置多個(gè)多引腳fpga和其他器件，確保所有互連的完整無(wú)損是比較困難的。在制造中用x射線技術(shù)可以檢驗(yàn)大概的互連問(wèn)題， 而需要更精確的方法來(lái)檢測(cè)制造、調(diào)試和復(fù)雜pcb更換的互連問(wèn)題。

　　一種方法是jtag(ieee1149.1)技術(shù)。jtag(聯(lián)合測(cè)試行動(dòng)組)功能包括基本的輸入/輸出邊界掃描控制(由1149.1規(guī)范確定)以及內(nèi)部資源的重新編程性和控制。數(shù)字設(shè)計(jì)中所用的很多元件都具有jtag性能。微處理器可用jtag提供調(diào)試接入。fpga和cpld可用jtag編程。這些jtag性能為制造、設(shè)計(jì)和服務(wù)人員提供一個(gè)強(qiáng)有力的生產(chǎn)高質(zhì)量板的工具。

　　在系統(tǒng)中實(shí)現(xiàn)jtag控制邏輯時(shí)，考慮dft(design-for-test)，而這與一般的fpga設(shè)計(jì)技術(shù)是矛盾的。

　　dft設(shè)計(jì)考慮包括：

　　·主要的測(cè)試/調(diào)試能力必須與系統(tǒng)開發(fā)每個(gè)階段的fpga功能無(wú)關(guān)。

　　·fpga需要在現(xiàn)場(chǎng)更新測(cè)試控制邏輯，并且在重新編程期間應(yīng)變得不起作用。假若希望系統(tǒng)是“5個(gè)9”(99.999%)可用的，則需要另一種fpga結(jié)構(gòu)。

　　·fpga通常是jtag掃描鏈的部分，而且感興趣的是fpga互連的檢驗(yàn)。ftag控制邏輯不能置fpga進(jìn)入測(cè)試模式，并同時(shí)工作在非測(cè)試模式。

　　一個(gè)小的定制非易失性的即時(shí)接通可編程邏輯(pld)能很好的適合系統(tǒng)dft考慮。這樣的一種器件可提供足夠的邏輯和足夠的i/o組，使其容易調(diào)試和接口到j(luò)tag，以便提供測(cè)試性、重新可編程性的控制功能性。這使得小的pld成為板測(cè)試無(wú)故障的理想元件。

　　典型的pcb測(cè)試結(jié)構(gòu)

　　jtag的主要用途集成在制造測(cè)試。它對(duì)開發(fā)環(huán)境有損害，它主要是處理任務(wù)而不是制造級(jí)連接性測(cè)試。圖1示出典型的pcb測(cè)試結(jié)構(gòu)。
　　
　　jtag接頭和與它較連的所有器件是單串行鏈路。所有邊界掃描和系統(tǒng)中的測(cè)試邏輯都是做為單結(jié)構(gòu)連接的。構(gòu)成測(cè)試系統(tǒng)進(jìn)入邏輯子單元，其靈活性是有限的。jtag鏈路的長(zhǎng)度受tck(測(cè)試時(shí)鐘)扇出和tms(測(cè)試模式選擇)限制。

　　微處理器具有一些調(diào)試控制形式，而這種控而這種控制部分或全部由jtag管理。某些調(diào)試工具與jtag鏈路中的其他器件不能很好的共存，這就是為什么圖1中的微處理器與jtag鏈路中的其他器件是獨(dú)立的。

　　有一些方法(如tck和tms線上的附加分立緩沖器)可以解決這些問(wèn)題。用多個(gè)jtag接頭也可以做成幾個(gè)jtag鏈路。此方案為了能測(cè)試整個(gè)系統(tǒng)，應(yīng)具備驅(qū)動(dòng)多個(gè)jtat接頭的測(cè)試設(shè)備。

　　在這種實(shí)現(xiàn)方案中，到測(cè)試和編程接口的接入需要有鏈路配置的詳細(xì)知識(shí)，即采用各種硬件接頭和硬件配置的知識(shí)。只有廠家或檢修人員可以接入可測(cè)試性接口和更新任何可編程器件。

　　端口連接

　　改善系統(tǒng)靈活性的一種方法是增加多個(gè)接頭到板上。具有同時(shí)連接幾個(gè)jtag接頭的jtag測(cè)試器能夠接入每個(gè)分立的jtag掃描鏈路。

　　jtag掃描鏈路可以構(gòu)建進(jìn)邏輯單元，而單個(gè)jteg端口鏈路器(port linker)示于圖2,它可以大大地簡(jiǎn)化硬件接口，并可增加多鏈路進(jìn)入邏輯單元的靈活性。
　　　　　　　　　　　　　　　

端口鏈路器是使單個(gè)物理jtag連接器能接入幾個(gè)獨(dú)立jtag鏈路之一鏈路的器件。端口鏈路器呈現(xiàn)在具有jtag測(cè)試接入端口和1組控制寄存器的物理接頭中，控制寄存器允許獨(dú)立jtag端口的任意互連。在物理jtaga接頭中可見的鏈路長(zhǎng)度，將隨鏈路port＃1~＃4的使能或斷開而增加或減少。

　　端口鏈路器改善了系統(tǒng)的jtag能力，因?yàn)楝F(xiàn)在jtag鏈路可以分成功能模塊。端口鏈路器也可提供每個(gè)jtag鏈路自身的tck和tms線，這降低了緩沖器驅(qū)動(dòng)和扇出的限制。如果需要，可編程器件也可以單獨(dú)接入另外的邏輯器件。

　　板設(shè)計(jì)人員為了最大功效可以選擇如何組織測(cè)試、編程和調(diào)試鏈路。

　　注意，在這種方案中，微處理器保持在分立鏈路，仍然對(duì)于jtag任何邏輯都沒(méi)有接入。當(dāng)設(shè)計(jì)變成產(chǎn)品最終到達(dá)消費(fèi)者手中或處在服務(wù)中時(shí)，系統(tǒng)的微處理器提供重要的能力。微處理器通常與某些通信通道形式接口。這可以是ethernet，wifi或bluetooth,或一些其他共同標(biāo)準(zhǔn)。假若微處理器具有到j(luò)tag邏輯的接入，則可以利用微處理器的通信通道來(lái)執(zhí)行診斷或pld更新。

　　到j(luò)tag的并行接口

　　微處理接入到j(luò)tag鏈路的一種方法是采用并行總線到j(luò)tag串行總線接口器件。這種器件提供一組寄存器，這些寄存器與微處理之間以并存方式傳輸數(shù)據(jù)。邏輯變換并行接入為串行jtag協(xié)議�，F(xiàn)在微處理器具有一種與板上jtag邏輯相互連系的手段。

　　此方案也必須具有斷開jtag輸出的能力。若輸出不斷開(即處于三態(tài))，則用外接測(cè)試設(shè)備是不可能的。
　
　 此方案用一個(gè)外部變換替代控制器的端口i/o能力。設(shè)計(jì)人員必須權(quán)衡用固件控制