游戲機、數(shù)字電視(dtv)和個人電腦等流行的消費類電子產(chǎn)品的功能越來越多，性能也越來越高。這些產(chǎn)品數(shù)據(jù)處理能力的增強使它們的dram存儲器接口功能與產(chǎn)品本身的功能緊密聯(lián)系在一起，以支持更多功能和更高性能。數(shù)據(jù)速率達數(shù)gbps的存儲器接口架構(gòu)可以幫助這些產(chǎn)品實現(xiàn)所需的功能和性能，但是存儲器接口設計必須克服艱巨的挑戰(zhàn)才能達到想要的產(chǎn)品性能和質(zhì)量。

　　更新一代的ddr3dram和xdr dram物理層接口(phy)具有一些特殊的性能，完全可以克服數(shù)gbps存儲器接口架構(gòu)帶來的挑戰(zhàn)。但是，ddr3 sdram和xdr dram各自不同的特性使得它們適合不同的應用場合。例如，在dtv應用中，xdr dram比ddr3 sdram更具有成本和某些設計優(yōu)勢，但ddr3 sdram非常適合要求存儲容量高、單位比特成本最低的設計。就像前代產(chǎn)品ddr2 sdram那樣，ddr3 sdram也是大批量普及型存儲器，能以盡可能最低的單位比特成本提供系統(tǒng)設計工程師要求的最大容量。

　　當然，如果以最低單位比特成本提供大容量并不是主要的設計指標，那么xdr dram可能是個更好的選擇，特別是對dtv和hdtv等消費電子產(chǎn)品而言。這些特殊設計要求高帶寬和小的存取粒度(access granularity)，但不需要很大的容量。例如，典型的dtv設備要求帶寬為6.4gbps，這個要求可以通過2個512mx8b xdr dram器件(提供128mb容量和合適的16b存取粒度)或4個1gx8b ddr3 sdram器件(提供512mb容量和32 b存取粒度)來實現(xiàn)。在這種系統(tǒng)中，xdr解決方案可以比ddr3更好地匹配系統(tǒng)的帶寬、容量和存取粒度需求。xdr dram實際上在總體系統(tǒng)成本方面也更便宜，包括元件數(shù)量、電路板復雜度和設計時間等。

　　苛刻的物理效應

　　在開發(fā)數(shù)gbps接口架構(gòu)時，設計必須能夠克服一些物理效應。這些物理效應會影響信號時序并減小電壓余量，從而限制系統(tǒng)的性能。經(jīng)驗豐富的系統(tǒng)設計工程師對這些物理效應非常熟悉。在很多的新一代產(chǎn)品設計中，他們不斷面臨這些物理效應的挑戰(zhàn)，最終都很好地解決了這些挑戰(zhàn)。但對于數(shù)gbps接口設計來說，這些問題愈加嚴重，并提出了更高的挑戰(zhàn)性，因此它們迫切需要更新的解決方案。

　　舉例來說，數(shù)gbps信號由于傳輸線的不連續(xù)會造成信號質(zhì)量惡化。在典型的存儲器通道中，這些不連續(xù)性表現(xiàn)在多個方面，從存儲控制器芯片的連接到封裝、從封裝連接到電路板，以及電路板級傳輸線上信號的不完整性。

　　存儲器通道傳輸線中的眾多阻抗不連續(xù)的地方會產(chǎn)生反射，高速i/o設計工程師將這些反射判斷為某種形式的信號干擾，或稱為碼間干擾(isi)。這時的通道似乎還有剩余的存儲空間，因此前一個發(fā)送比特中的信息在發(fā)送結(jié)束時會反向影響下一個發(fā)送比特中的信息。將存儲器通道當作傳輸線還面臨其它挑戰(zhàn)，比如50ω終端電阻可以很好地匹配傳輸線阻抗，從而消除反射和由此導致的isi，但是即使是最新的片上端接方法也不可能實現(xiàn)完美的阻抗匹配，因為傳輸線存在很多的不連續(xù)性。由于片上接收器存在寄生輸入電容，所以不可能實現(xiàn)理想的片上阻抗匹配。在更高頻率上，50ω電阻將呈現(xiàn)非理想特性，這將進一步導致反射和isi。

　　阻抗不連續(xù)性和isi效應在低于兆比特每秒的傳輸速率時并不是主要問題，但在數(shù)gbps速率下，625ps數(shù)據(jù)眼圖很常見。如果終端阻抗不匹配，或者通道中存在太多不連續(xù)性，或者寄生輸入電容太高，設計工程師希望發(fā)送的625ps數(shù)據(jù)眼圖在到達接收器時將變成300ps數(shù)據(jù)眼圖。

　　此外，電路板的電氣連線還具有其它寄生電容，這會帶來明顯的信號衰減。例如，信號在發(fā)送端可能有500mv信號幅度，但用于傳送該信號的電子系統(tǒng)就像一個低通濾波器。當信號傳輸速度提高時，到達接收器的總能量將比發(fā)送時的能量降低很多，這樣最初的500mv可能變成200mv。

　　在高性能serdes應用中，常用來解決高頻衰減問題的通道均衡技術(shù)可能不適合dram系統(tǒng)，因為這種系統(tǒng)的i/o電路必須針對延時、功率和成本進行優(yōu)化。

　　串擾是引起信號劣化的另一個主要原因，它與兩個相鄰信號走線間的容性、感性或電導性耦合有關。事實上，串擾是單端信號系統(tǒng)(如ddr3或更高速的gddr3)中限制速度的主要原因。由于xdr dram使用差分信號(與高性能serdes系統(tǒng)非常相似)，因此與ddr3 dram相比，它們對串擾的免疫能力強幾個數(shù)量級。

　　因此，單端信號系統(tǒng)必須采取板級信號隔離技術(shù)來解決串擾問題。隨著數(shù)據(jù)速率的提高，設計工程師必須增加電氣通道的間距才能避免串擾效應。換句話說，設計工程師必須在發(fā)送器和接收器之間以及控制器和dram之間開發(fā)一個更昂貴的傳輸線系統(tǒng)，才能滿足數(shù)gbps數(shù)據(jù)速率的單端信號系統(tǒng)的要求。

　　差分信令在存儲器-控制器封裝成本方面也具有成本優(yōu)勢。例如，帶200個存儲器i/o的存儲-控制器asic封裝采用金線綁定封裝技術(shù)比倒裝技術(shù)更便宜。這種成本優(yōu)勢在dtv等成本敏感消費設備中具有重要意義。但是，由于串擾和電源噪聲問題，數(shù)gbps的單端信號系統(tǒng)很難在綁定封裝中以數(shù)gbps