１　引言

　�。妫椋妫铮ǎ妫椋颍螅簟。椋睢。妫椋颍螅簟。铮酰簦┦且环N具有先進(jìn)先出存儲功能的部件，在高速數(shù)字系統(tǒng)當(dāng)中通常用作數(shù)據(jù)緩存。在高速數(shù)據(jù)采集、傳輸和實(shí)時顯示控制領(lǐng)域中，往往需要對大量數(shù)據(jù)進(jìn)行快速存儲和讀取，而這種先進(jìn)先出的結(jié)構(gòu)特點(diǎn)很好地適應(yīng)了這些要求，是傳統(tǒng)ｒａｍ無法達(dá)到的。

　　許多系統(tǒng)都需要大容量ｆｉｆｏ作為緩存，但是由于成本和容量限制，常采用多個ｆｉｆｏ芯片級聯(lián)擴(kuò)展，這往往導(dǎo)致系統(tǒng)結(jié)構(gòu)復(fù)雜，成本高。本文分別針對ｈｙｎｉｘ公司的兩款ｓｒａｍ和ｄｒａｍ器件，介紹了使用ｃｐｌｄ進(jìn)行接口連接和編程控制，來構(gòu)成低成本、大容量、高速度ｆｉｆｏ的方法。該方法具有通用性，可以方便地移植到與其他ｒａｍ器件相連的應(yīng)用中去。

　�。病』冢螅颍幔淼脑O(shè)計與實(shí)現(xiàn)

　�。玻薄。螅颍幔斫Y(jié)構(gòu)芯片ｈｙ６４ｕｄｌ６３２２ａ

　　靜態(tài)隨機(jī)存取存儲器ｓｒａｍ（ｓｔａｔｉｃ　ｒａｎｄｏｍ�。幔悖悖澹螅蟆。恚澹恚铮颍┦且环N非常重要的易失性存儲器，它的速度非常快，并且能在快速讀取和刷新時保持?jǐn)?shù)據(jù)完整性。本系統(tǒng)ｓｒａｍ器件采用ｈｙｎｉｘ公司的ｈｙ６４ｕｄｌ６３２２ａ。ｈｙ６４ｕｄｌ６３２２ａ是高速、超低功耗３２ｍｂｉｔ�。螅颍幔�，內(nèi)部具有２　０９７�。保担矀�１６�。猓椋糇秩萘俊２捎昧耍悖恚铮笾圃旃に�、ｔｔｌ電平接口以及三態(tài)輸出，具有較大的輸入電壓和溫度范圍。同時ｈｙ６４ｕｄｌ６３２２ａ支持ｄｐｄ（ｄｅｅｐ�。穑铮鳎澹颉。洌铮鳎睿┠Ｊ�，保證其在待機(jī)模式下功耗進(jìn)一步降低。

　�。玻病∠到y(tǒng)硬件設(shè)計

　　整個系統(tǒng)采用ｃｐｌｄ作為控制核心器件。ｃｐｌｄ選用ａｌｔｅｒａ公司的ｍａｘ７１２８ａｅｔｃｌ００－５。ｍａｘ７１２８基于ａｌｔｅｒａ公司第二代ｍａｘ乘積項結(jié)構(gòu)，是采用ｃｍｏｓ�。澹澹穑颍铮砑夹g(shù)制造的ｅｐｌｄ，它集成了２　５００個可用門，１２８個宏單元以及１００個ｉ／０引腳。

　　圖１是ｈｙ６４ｕｄｌ６３２２ａ內(nèi)部結(jié)構(gòu)以及與ｃｐｌｄ接口設(shè)計的系統(tǒng)連接圖。可以看出，ｈｙ６４ｕｄｌ６３２２ａ由地址譯碼、邏輯控制模塊以及大容量存儲陣列組成。ｃｐｌｄ接收到ｆｉｆｏ控制信號，按照該ｓｒａｍ讀寫時序要求完成相應(yīng)的讀寫操作，再通過所構(gòu)造ｆｉｆｏ的數(shù)據(jù)輸入輸出和狀態(tài)控制接口返回。

　�。玻场≈羔�?biāo)惴ǔ绦蛟O(shè)計

　　系統(tǒng)采用ｃｐｌｄ作為總控制器件。根據(jù)ｆｉｆｏ的特點(diǎn)，需要將ｓｒａｍ按地址存儲用程序控制成先進(jìn)先出的結(jié)構(gòu)。這里采用指針?biāo)惴▉韺?shí)現(xiàn)這種結(jié)構(gòu)設(shè)計：設(shè)置兩個指針變量ｓｔａｒｔｐｏｓ和ｅｎｄｐｏｓ，分別作為進(jìn)入數(shù)據(jù)頭尾指針。當(dāng)有新數(shù)據(jù)寫入時，數(shù)據(jù)從上一次存儲最后位置的下一個位置開始存放，存入一個數(shù)據(jù)，ｅｎｄｐｏｓ就自動加１，保持與最后數(shù)據(jù)位置同步。當(dāng)ｅｎｄｐｏｓ超過整個ｒａｍ的最大容量（ｒａｍ＿ｓｉｚｅ）時，就需要循環(huán)返回，從０ｘ０００位置存放，一直到ｅｎｄｐｏｓ與ｓｔａｒｔｐｏｓ重合，這時可以認(rèn)為ｒａｍ已經(jīng)存滿。同理，讀出數(shù)據(jù)時，起始位置ｓｔａｒｔｐｏｓ自動加１。當(dāng)ｓｔａｒｔｐｏｓ超過整個ｒａｍ的最大容量時，就從０ｘ０００位置讀取，一直到ｓｔａｒｔｐｏｓ與ｅｎｄｐｏｓ重合，這時可以認(rèn)為ｒａｍ已經(jīng)讀空。在這兩個過程當(dāng)中，ｃｐｌｄ需要對地址線進(jìn)行控制，不難發(fā)現(xiàn)，寫數(shù)據(jù)的時候ａｄｄｒｅｓｓ與ｅｎｄｐｏｓ一致，讀數(shù)據(jù)的時候ａｄｄｒｅｓｓ與ｓｔａｒｔｐｏｓ一致。圖２是整個系統(tǒng)寫和讀時序控制的流程圖。

　�。玻础r序控制

　　寫入數(shù)據(jù)的時候，ｃｐｌｄ需要模擬ｆｉｆｏ基本的寫操作時序：ｃｐｌｄ接收到ｎｗｅｎ（寫使能，低有效）和ｗｃｌｋ（寫時鐘，上升沿有效），即當(dāng)ｎｗｅｎ為低，ｗｃｌｋ為上升沿時，將當(dāng)前ｉ／ｏ上的數(shù)據(jù)寫入。在數(shù)據(jù)寫入ｒａｍ的時候，ｃｐｌｄ應(yīng)按照ｈｙ６４ｕｄｌ６３２２ａ的寫時序來控制寫操作。這里，ｃｐｌｄ首先按照上述流程計算出當(dāng)前數(shù)據(jù)應(yīng)存放的地址，然后控制ｎｗｅ信號，ｎｗｅ為低時，數(shù)據(jù)自動寫入ｒａｍ。然后再寫下一位數(shù)據(jù)。整個寫時序如圖３所示。

　　同理，ｃｐｕｄ接收到ｎｒｅｎ（讀使能，低有效）和ｒｌｃｋ（讀時鐘，上升沿有效）時，將最先寫入的數(shù)據(jù)讀出。這里，ｃｐｌｄ首先按照讀數(shù)據(jù)流程計算出當(dāng)前讀出數(shù)據(jù)存放地址，然后控制ｎｏｅ信號（低電平有效），數(shù)據(jù)自動讀出ｒａｍ。然后再進(jìn)行下一位數(shù)據(jù)讀

　　出操作。

　　可以看出，影響所構(gòu)建ｆｉｆｏ讀寫速度的關(guān)鍵因素是ｔｗｃ，該參數(shù)也是決定ｈｙ６４ｕｄｌ６３２２ａ速度的主要因素，因此，所構(gòu)建ｆｉ－ｆ０的理論