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　　微控制器（ｍｃｕ）領域如今仍由�。浮∥缓汀。保丁∥黄骷刂�，但隨著更高性能的　３２　位處理器開始在�。恚悖酢∈袌鰟�(chuàng)造巨大收益，在系統(tǒng)設計方面，芯片架構師面臨著�。穑恪≡O計人員早在十年前便遇到的挑戰(zhàn)。盡管新內(nèi)核在速度和性能方面都在不斷提高，一些關鍵支持技術卻沒有跟上發(fā)展的步伐，從而導致了嚴重的性能瓶頸。

　　很多　ｍｃｕ　完全依賴于兩種類型的內(nèi)部存儲器件。適量的　ｓｒａｍ　可提供數(shù)據(jù)存儲所需的空間，而�。睿铮颉￠W存可提供指令及固定數(shù)據(jù)的空間。

　　在新�。常病∥粌�(nèi)核的尺寸和運行速度方面，嵌入式�。螅颍幔怼〖夹g正在保持同步。成熟的�。螅颍幔怼〖夹g在　１００ｍｈｚ　的運行范圍更易于實現(xiàn)。對�。恚悖酢∷璧牡湫汀。颍幔怼∪萘縼碚f，這個速度級別也更具成本效益。

　　但是標準的　ｎｏｒ　閃存卻落在了基本�。常病∥粌�(nèi)核時鐘速度之后，幾乎相差一個數(shù)量級。當前的嵌入式�。睿铮颉￠W存技術的存取時間基本為�。担埃睿蟆。ǎ玻啊。恚瑁＿@在閃存器件和內(nèi)核間轉(zhuǎn)移數(shù)據(jù)的能力方面造成了真正的瓶頸，因為很多時鐘周期可能浪費在等待閃存找回特定指令上。

　　標準ｍｃｕ　執(zhí)行模型——ｘｉｐ�。ǎ澹澹悖酰簦濉。椋睢。穑欤幔悖澹└觿×颂幚砥鲀�(nèi)核速度和閃存存取時間之間的性能差距。

　　大容量存儲中的應用容錯及�。螅颍幔磔^高的成本是選擇直接從閃存執(zhí)行的兩個主要原因。存儲在閃存內(nèi)的程序基本不會被系統(tǒng)內(nèi)的隨機錯誤破壞，如電源軌故障。利用閃存直接執(zhí)行還無需為ｍｃｕ器件提供足夠的�。螅颍幔�，來將應用從一個�。颍铮怼』蜷W存器件復制至目標　ｒａｍ　執(zhí)行空間。

　　消除差距

　　理想的情況是，改進閃存技術，以匹配３２位內(nèi)核的性能。雖然當前的技術有一定的局限，仍有一些有效的方法，可幫助架構師解決性能瓶頸問題。

　　簡單的指令預取緩沖器和指令高速緩存系統(tǒng)在３２位ｍｃｕ設計中的采用，將大大提高ｍｃｕ的性能。下面將介紹系統(tǒng)架構師如何利用這些技術將１６位的ｍｃｕ架構升級至３２位內(nèi)核ｃｐｕ。

　　在�。恚悖酢≡O計中引入�。常参粌�(nèi)核

　　圖�。薄〗榻B了將現(xiàn)有１６位設計升級至基本３２位內(nèi)核的情況，顯示了新３２　位內(nèi)核及其基本外設集合之間的基本聯(lián)系。由于我們在討論將新的３２位處理器內(nèi)核集成至新的　ｍｃｕ　設計，我們假設可采用新３２位內(nèi)核采用以下規(guī)范。

　　圖１　　為現(xiàn)有設計引入３２位內(nèi)核

　�。常病∥粌�(nèi)核——改良的哈佛架構

　　與很多�。恚悖酢∫粯�，新的�。常参弧�(nèi)核也采用改良的哈佛架構。因此，程序存儲和數(shù)據(jù)存儲空間是在兩個獨立的總線構架上執(zhí)行。一個純哈佛設計可防止數(shù)據(jù)在程序存儲空間被讀取，該內(nèi)核改良的哈佛架構設計仍可實現(xiàn)這樣的操作，同時，該３２位內(nèi)核設計還可實現(xiàn)程序指令在數(shù)據(jù)存儲空間的執(zhí)行。

　　在標準總線周期內(nèi)，程序和數(shù)據(jù)存儲器接口允許插入等待狀態(tài)，有助于響應速度緩慢的存儲或存儲映射器件。

　　３２位內(nèi)核——工作頻率

　　新內(nèi)核的最高工作時鐘頻率為１２０ｍｈｚ，是被替代的１６位內(nèi)核速度的六倍。

　�。常参粌�(nèi)核——指令存儲器接口

　　指令存儲系統(tǒng)接口有一個３２位寬的數(shù)據(jù)總線，以及一個總共地址空間為１ｍｂ的２０位寬的地址總線。盡管�。常参粌�(nèi)核具備更大的地址空間，而這足夠滿足這個ｍｃｕ的目標應用空間。標準的控制信號同樣具備為緩慢的存儲器件插入等待狀態(tài)的能力。

　　該設計的閃存器件與１６位設計采用的技術一樣，最高運行速度達２０�。恚瑁�

　�。常病∥粌�(nèi)核——數(shù)據(jù)存儲器接口

　　系統(tǒng)　ｓｒａｍ　和存儲器映射外設都通過系統(tǒng)控制器與處理器數(shù)據(jù)總線相連。系統(tǒng)控制器可提供額外的地址解碼及其他控制功能，幫助處理器內(nèi)核正確訪問數(shù)據(jù)存儲器或存儲器映射外設，而無需處理特定的等待狀態(tài)、不同的數(shù)據(jù)寬度或每個映射到數(shù)據(jù)存儲空間的器件的其他特殊需求。

　　系統(tǒng)控制器和處理器內(nèi)核之間的數(shù)據(jù)總線為�。常病∥粚�，與系統(tǒng)控制器和ｓｒａｍ　間的數(shù)據(jù)總線寬度相同。系統(tǒng)控制器和外設以及�。纾穑椋铩《丝陂g的數(shù)據(jù)總線寬度可為　８　位、１６　位或　３２　位，視需求而定。

　　目標設計采用的�。螅颍幔怼∨c　１６　位設計采用的類型相同，在�。保玻啊。恚瑁鷷r可實現(xiàn)�。啊〉却隣顟B(tài)操作。

　　初步分析

　　目前系統(tǒng)的性能由幾個因素控制。處理器內(nèi)核與閃存器件速度的差異可極大地影響性能，因為至少有五個等待狀態(tài)必須添加到每個指令提取中。根據(jù)粗粒經(jīng)驗法則，至少每十個指令有一個讀取或存儲。每條指令加權平均周期（ｃｐｉ）的典型順序為：

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