pullup功能可以在輸入/輸出腳增加弱的上拉電阻，該功能需要通過屬性來控制，其屬性設(shè)置如下。
　　(1)約束文件(ucf)
　　net <signal name> pullup；
　　例如：
　　net data_in pullup；
　　net clock pullup；
　　(2)vhdl語言
　　attribute pullup： string；
　　attribute pullup of <signal name>： signal is "true"；
　　例如：
　　attribute pullup： string；
　　attribute pullup of data_in： signal is "true"
　　attribute pullup of clock： signal is "true"；
　　(3)verilog語言
　　//synthesis attribute pullup of <signat name>
　　例如：
　　//synthesis attribute pullup of data_in；
　　// synthesis attribute pullup of clock；

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