只有成功配置可編程邏輯器件fpga之后，器件才能正常工作。xilinx fpga的配置有3種模式，分別為并行(selectmap)、串行(serial)和邊界掃描(boundary scan)模式。當(dāng)然virtex-5和spartan-3e／3a的器件有更多的配置模式，如spifash配置和spifash配置。根據(jù)配置時(shí)鐘的來(lái)源，串行模式又分成主串(master serial)和從串(slave serial)模式，模式選擇由器件的3個(gè)控制引腳mo、m1和m2來(lái)完成。豸了保證數(shù)據(jù)的正確配置，必須設(shè)置正確的配置模式。用來(lái)存放配置數(shù)據(jù)的器件有xc17系列(otp)、xc18系列(flash)和新一代的platform fash系列配置器件，以及通用的spi和bpi flash。以下的配置示意圖都以spartan-3器件為例，而xilinx的其他fpga器件配置連接圖與此基本相同。

　　(1)并行模式

　　為了實(shí)現(xiàn)數(shù)據(jù)的快速加載，xilinx在fpga器件中增加了并行模式。該模式為8位配置數(shù)據(jù)寬度，需要8位數(shù)據(jù)線d7～do。此外，還有低電平有效的芯片選擇信號(hào)(cs_b)、電平有效的寫(xiě)信號(hào)(rdwr_b)及高電平有效的忙信號(hào)(busy)。當(dāng)busy信號(hào)為高時(shí)，表示器件忙。即不能執(zhí)行下一步的寫(xiě)操作，需要等待，直到該信號(hào)腳為低時(shí)止。對(duì)于50 mhz以下的配置時(shí)鐘，該控制信號(hào)可以不用。當(dāng)配置完成后，這些多功能引腳可作為普通輸入／輸出線使用，該模式需要輔助控制邏輯和配置時(shí)鐘。并行模式又可以細(xì)分成主并行模式和從(slave)并行模式，當(dāng)需要對(duì)多個(gè)器件進(jìn)行并行配置時(shí)，需選擇從并行模式，如圖1所示；當(dāng)僅對(duì)單個(gè)器件進(jìn)行并行配置時(shí)，需選擇主(master)并行配置模式，如圖2所示。

　　圖1 從并行配置模式

　　圖2 主并行配置模式

　　(2)串行配置

　　串行配置即每個(gè)時(shí)鐘僅接收一位配置數(shù)據(jù)，可分為主串和從串兩種模式。如果配置的時(shí)鐘信號(hào)來(lái)自所需配置的fpga器件，則為主串模式；由外部器件提供配置時(shí)鐘，這種配置模式為從串模式。對(duì)于多個(gè)采用串行配置方案的器件，可以組成菊花鏈(daisy-chains)的形式，即一片fpga設(shè)置成主模式用來(lái)產(chǎn)生配置時(shí)鐘。其余的器件設(shè)置成從模式，并且將上一級(jí)的數(shù)據(jù)輸出(dout)與下一級(jí)的數(shù)據(jù)輸入(din)連接起來(lái)，如圖3所示。在進(jìn)行fpga調(diào)試時(shí)，如果需要用下載電纜通過(guò)從串方式進(jìn)行fpga的配置，必須選擇從串模式。

　　圖3 串行菊花鏈配置連接

　　(3)邊界掃描配置

　　邊界掃描方式采用jtag標(biāo)準(zhǔn)，因此有時(shí)也稱為“jtag配置模式”。該模式只有4條專用配置信號(hào)線，分別為tck(時(shí)鐘)、tdi(數(shù)據(jù)輸入)、tdo(數(shù)據(jù)輸出)及tms(狀態(tài)和控制)。該模式類似于從串模式。凡是符合jtag接口標(biāo)準(zhǔn)的器件都可以放在jtag鏈路中。

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