1．cpld設計
　　本設計有vhdl和verilog兩種描述，cpld首先譯碼系統(tǒng)命令，然后產(chǎn)生對nand flash的相應操作。cpld主要完成以下4個任務。
　　(1)解碼讀/寫地址總線。
　　(2)解釋地址總線命令。
　　(3)產(chǎn)生nand flash控制信號。
　　(4)監(jiān)控ry/by＃。
　　cpld解碼地址線上的ooh～0fh，然后操作不同地址對應的端口，產(chǎn)生相應的nand flash控制輸出。端口地址及其功能描述見如表。

　　如表 cpld端口地址及其功能描述

　　如圖所示為cpld實現(xiàn)框圖，所有端口都是在cb＃有效時通過地址譯碼產(chǎn)生的。說明如下。

　　如圖 cpld實現(xiàn)框圖

　　(1)ale_sig進程：寫port2置ale為高，寫port3置ale為低。
　　(2)sen_sig進程：寫port4置se＃低，寫port5置se＃為高。
　　(3)outce-sig進程：寫port8置ce＃為低，寫port9置ce＃為高。
　　(4)wpn sig進程：寫port6置wp＃為低，寫port7置wp＃為高。
　　(5)ready_sig進程：ry/by＃通過flash的ready信號決定，否則為三態(tài)。
　　(6)任何訪問port1的操作都會使cle有效。

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　　(7)讀porto的操作時re＃有效。
　　(8)寫porto或port1時wr＃有效。
　　2．設計范例和實現(xiàn)
　　本設計可以在xc2c32a中實現(xiàn)，源代碼及測試程序可從xilinx網(wǎng)站下載。