IC設(shè)計(jì)復(fù)雜度和生產(chǎn)成本的不斷上漲使繼續(xù)提高設(shè)計(jì)工程師的設(shè)計(jì)產(chǎn)出率成為保持競爭優(yōu)勢的法寶，本文闡述的從“C語言”到“門”的編譯方法和思路，能夠使設(shè)計(jì)工作更簡單、更高效，滿足提高設(shè)計(jì)產(chǎn)出率的需求。        

        VHDL和Verilog是否已經(jīng)過了它們的黃金時代，即將被諸如System C、Handel-C以及其它類似C的設(shè)計(jì)語言所替代？這樣的變化也許即將來臨，然而這背后存在的危機(jī)是什么將是一個很難回答的問題。不是因?yàn)闆]有危機(jī)，而是因?yàn)橛绊懓雽?dǎo)體工業(yè)的因素太多。這些危機(jī)包括制造先進(jìn)芯片所需日益增長的成本、完成具有上億個晶體管的設(shè)計(jì)所需的時間、吸引并留住能設(shè)計(jì)復(fù)雜芯片的骨干設(shè)計(jì)工程師、在流片之前就消除設(shè)計(jì)錯誤，以及在市場的時間窗口內(nèi)及時推出產(chǎn)品等等。        

        因此，我們正面臨著很多問題，歸根結(jié)底，真正需要解決的就是：1.如何在設(shè)計(jì)復(fù)雜度以指數(shù)速度增長的情況下進(jìn)行高效而正確的設(shè)計(jì)？2.如何在生產(chǎn)成本以指數(shù)速度增長的情況下用硅芯片實(shí)現(xiàn)這些設(shè)計(jì)？        

        幸運(yùn)的是，這兩個問題已都有解決方法，這些解決方法能扭轉(zhuǎn)目前困境，并將問題的控制權(quán)交還給設(shè)計(jì)工程師和技術(shù)創(chuàng)新者以生產(chǎn)出新一代高附加值產(chǎn)品。問題的答案也許就是使用類似于普通C語言的設(shè)計(jì)語言。        

實(shí)現(xiàn)中存在的危機(jī)        

        盡管設(shè)計(jì)深亞微米器件仍存在不少問題，但如果期望很快就打破過去四十年以來的半導(dǎo)體技術(shù)發(fā)展趨勢是不明智的。實(shí)現(xiàn)先進(jìn)芯片的成本已非常高，并且還在不斷攀升。從ASIC設(shè)計(jì)項(xiàng)目的啟動數(shù)量越來越少可看到了由此帶來的必然后果，因?yàn)槌杀旧�，未來可用于�?gòu)建新系統(tǒng)的“標(biāo)準(zhǔn)”芯片將逐漸越少。過去那種集中很多優(yōu)秀的工程師將一個創(chuàng)新概念發(fā)展到世界領(lǐng)先的技術(shù)公司的路線對新來者來說已經(jīng)不太現(xiàn)實(shí)了。        

        半導(dǎo)體前景風(fēng)云變幻，其兩個最有趣的特點(diǎn)是：1.隨著單內(nèi)核處理器達(dá)到其固有極限，處理器在向“多內(nèi)核”的方向發(fā)展；2. 隨著FPGA在片上集成越來越多的系統(tǒng)級元件，F(xiàn)PGA的使用數(shù)量不斷增加。事實(shí)上，這兩個特點(diǎn)是同一個潛在趨勢的不同方面。對這兩個特點(diǎn)進(jìn)行推斷，就會發(fā)現(xiàn)最終需要一個面向復(fù)雜計(jì)算的元件陣列結(jié)構(gòu)，這個陣列結(jié)構(gòu)與高速、靈活的通信網(wǎng)絡(luò)連接在一起。可以預(yù)計(jì)ASIC的應(yīng)用將減少(除了量非常大的產(chǎn)品以外)，F(xiàn)PGA和可重配置架構(gòu)的應(yīng)用將增加。        

設(shè)計(jì)中存在的危機(jī)        

        假設(shè)一位首席芯片設(shè)計(jì)工程師用18個月時間完成一項(xiàng)設(shè)計(jì)并開始投產(chǎn)，如果認(rèn)為這個項(xiàng)目還需花費(fèi)大量資金重新設(shè)計(jì)那是不現(xiàn)實(shí)的。實(shí)際上，就丟失的市場份額而言損失將更多，因?yàn)楫a(chǎn)品出貨時間要延遲10周�？傊�，同樣的問題在下一個設(shè)計(jì)項(xiàng)目中仍困擾著首席芯片設(shè)計(jì)工程師，因?yàn)樵O(shè)計(jì)中晶體管的數(shù)量將增加一倍，但他并沒有兩倍數(shù)量的設(shè)計(jì)工程師或兩倍的時間來完成這項(xiàng)工作，也不能犯兩倍數(shù)量的錯誤。        

        由于我們無法擺脫日益增長的設(shè)計(jì)復(fù)雜度和靜態(tài)資源，因此實(shí)現(xiàn)這樣的設(shè)計(jì)只有一種途徑，那就是提高設(shè)計(jì)工程師的設(shè)計(jì)產(chǎn)出率。電子設(shè)計(jì)自動化行業(yè)現(xiàn)已推出更好的工具和語言并鼓勵設(shè)計(jì)復(fù)用，這使設(shè)計(jì)工程師的設(shè)計(jì)產(chǎn)出率在過去數(shù)十年內(nèi)以每年23%的速度增長。然而問題是，設(shè)計(jì)產(chǎn)出率23%的增長速度遠(yuǎn)遠(yuǎn)低于設(shè)計(jì)復(fù)雜度每年將近60%的增長速度。這兩個數(shù)據(jù)之間的差距就是一種“設(shè)計(jì)差距”。        

        過去是用手工設(shè)計(jì)芯片-多邊形布局設(shè)計(jì)，不斷增加的復(fù)雜度迫使設(shè)計(jì)工程師通過采用標(biāo)準(zhǔn)單元庫和原理圖捕獲來獲得更高的設(shè)計(jì)產(chǎn)出率，盡管這會損失控制和“效率”。大約十年以后，基于同樣原因，芯片設(shè)計(jì)需要再次提高設(shè)計(jì)產(chǎn)出率，并放棄更多控制和效率，轉(zhuǎn)向如VHDL和Verilog這樣的硬件描述語言和邏輯綜合�，F(xiàn)在幾乎所有設(shè)計(jì)工程師的設(shè)計(jì)產(chǎn)出率的增長都來自于設(shè)計(jì)復(fù)用。盡管可以很容易地預(yù)測到將來設(shè)計(jì)復(fù)用會更多，但它還不足以使公司保持競爭優(yōu)勢，因此設(shè)計(jì)產(chǎn)出率還需得到進(jìn)一步提高。   &nb