如今數(shù)字顯示設(shè)備中引起成本變化的主要因素是顯示屏。在設(shè)計(jì)階段，不斷推進(jìn)基于平臺的顯示設(shè)計(jì)的決策可以大大減少采購成本。如果能支持多種顯示屏尺寸，原始設(shè)備制造商(OEM)能從一個供應(yīng)商那里得到較大的折扣。為了支持多種顯示屏供應(yīng)商的規(guī)范，OEM可以創(chuàng)建競爭形勢以得到較低的價格。這兩種方案節(jié)省的開支大于由于需要額外的器件而引起價格的上升，例如能實(shí)現(xiàn)基于平臺設(shè)計(jì)的FPGA。此外，多個供應(yīng)商的支持降低了連續(xù)供給的風(fēng)險。

基于平臺的顯示設(shè)計(jì)的一些考慮

    為了采用基于平臺的方法獲取最佳的成本節(jié)省和靈活性，系統(tǒng)設(shè)計(jì)者為系統(tǒng)挑選器件時須遵循下列準(zhǔn)則：不同地方的對圖形處理器的要求不同，可編程特性支持全球的多種標(biāo)準(zhǔn)和格式，加速終端產(chǎn)品的上市；整個系統(tǒng)I/O接口和控制邏輯集成支持現(xiàn)有的設(shè)計(jì)/ASSP芯片組橋接功能，諸如802.11a或者HiperLAN2和用戶定制的接口邏輯；現(xiàn)場可重編程支持不斷變化的標(biāo)準(zhǔn)和不斷更新的圖像處理算法。

圖1：可重構(gòu)FPGA支持多種
屏尺寸、I/O標(biāo)準(zhǔn)和改變圖像處理
算法。

    先進(jìn)的FPGA能滿足所有這些要求，提供靈活的解決方案。最有效的FPGA解決方案是那些在顯示設(shè)計(jì)中用于圖像處理、存儲器控制和I/O支持的，能提供綜合的、基于可重編程平臺的解決方案。

帶有嵌入DSP解決方案的FPGA

    系統(tǒng)設(shè)計(jì)的關(guān)鍵在于CPU/軟件、ASIC、ASSP和FPGA解決方案的平衡，決定基于平臺的顯示設(shè)計(jì)中可編程解決方案對哪一種功能是最佳的。通常選擇可編程器件時，需要對下面的三種電路的要求進(jìn)行評估：

1.低擺幅差分信令(RSDS)和低電壓差分信令(LVDS)支持屏接口；
2.DDR SDRAM支持圖像處理存儲器；
3.用于圖像處理功能的DSP功能和性能。

    圖1中列出了滿足這些要求的FPGA解決方案。輸入至FPGA的是圖像處理芯片和其它的ASSP，諸如無線以太網(wǎng)。輸出包含屏驅(qū)動電路和顯示定時發(fā)生器。此外，圖中間的FPGA塊實(shí)現(xiàn)圖像處理功能，支持多種廠商的屏、尺寸和地區(qū)要求。

    在輸入部分，F(xiàn)PGA幫助設(shè)計(jì)者橋接ASSP功能至圖形處理器或系統(tǒng)處理器。橋接的例子包括無線以太網(wǎng)(802.11a/g，HiperLAN2)和用戶接口控制邏輯。下一代的顯示設(shè)備和投影儀或許通過802.11a或HiperLAN2支持無線以太網(wǎng)。此外，定制的用戶接口邏輯可以使開發(fā)商的顯示產(chǎn)品與競爭商的形成差異化。兩種功能均用一個FPGA解決方案來橋接或控制。

    對于圖像處理部分，F(xiàn)PGA提供縮放、屏幕高寬比的轉(zhuǎn)換、色彩空間轉(zhuǎn)換、降噪和其它的視頻幀DSP功能，以支持多種不同尺寸的顯示屏和多家廠商。這些圖像處理算法可以是專有的，諸如輪廓的清晰度增強(qiáng)，這樣由于算法的不斷改進(jìn)可以形成產(chǎn)品的差異化。

    有嵌入式DSP的FPGA能容易地進(jìn)行圖像處理的重復(fù)編程。一些低于10美元含有嵌入式DSP的FPGA支持3000MMAC，每MMAC小于0.3美分，這對于圖像處理功能來說能節(jié)省成本。有嵌入式DSP功能的FPGA含有幾個乘法模塊，而一些FPGA也有嵌入的加法器、減法器和累加器，大大增強(qiáng)了圖像處理功能。雖然低成本FPGA工作在小于300MHz系統(tǒng)時鐘頻率，通過片上的多個DSP模塊并行執(zhí)行多個DSP功能可以達(dá)到高的DSP吞吐率(3000MMAC)。

    另外，F(xiàn)PGA可以為DDR SRAM圖像處理幀緩沖器提供存儲器控制和接口。DDR存儲器在系統(tǒng)時鐘的上升沿和下降沿讀寫數(shù)據(jù)，相對于傳統(tǒng)的SDR(單數(shù)據(jù)率)，在相同的時鐘速率情況下，采用DDR有著雙倍的吞吐量。DDR SDRAM通常用于幀緩沖存儲器，需要用于圖像處理的大量低成本、快速的存儲器。

表1：RSDS和LVDS的電氣特性。

    DDR SDRAM器件的DM數(shù)據(jù)屏蔽功能用來簡化圖形顯示應(yīng)用的數(shù)據(jù)處理。取代執(zhí)行讀、修改、寫周期以改變寬字中的一部分，屏蔽的寫周期和DM屏蔽信號一起用來使能和禁止在寬字內(nèi)個別字節(jié)的寫。因?yàn)閱蝹�寫周期取代了讀、修改、寫周期，對系統(tǒng)性能的提高是顯而易見的。寫屏蔽簡化了在一個數(shù)據(jù)塊中改變所選擇的位，增加了顯示色彩管理任務(wù)的性能。

    在較低的時鐘速度，100MHz以下，采用通用I/O和邏輯的FPGA實(shí)現(xiàn)DDR存儲器接口很容易。然而在較高的頻率下，要求FPGA有專有電路，能可靠地與DDR存儲器接口。這些專有電路包含特別的布線和用于DQS選通的基于DLL的相移，DQ數(shù)據(jù)