電子科技大學(xué) 胡明武 丁慶生 向榮

ADC08D1000是NS(National Semiconductor，國家半導(dǎo)體)公司于2005年推出的雙通道低功耗的高速8位A／D轉(zhuǎn)換器，其最高單通道采樣頻率達(dá)1.3 GHz，全功率帶寬(FPBW)為1.7 GHz，在500 MHz標(biāo)準(zhǔn)信號輸入的情況下可以獲得7.4位的有效采樣位數(shù)。整個(gè)A／D轉(zhuǎn)換器用單電源1.9 V供電，內(nèi)帶高質(zhì)量參考源和高性能采樣保持電路，每個(gè)通道均為差分輸入，采樣范圍可選為650 mV或870 mV(峰-峰值)。在高速數(shù)／模轉(zhuǎn)換系統(tǒng)中，有兩大難點(diǎn)：一個(gè)是數(shù)／模轉(zhuǎn)換器輸出信號的完整性，另一個(gè)是輸出信號的速度太高。這兩個(gè)難點(diǎn)在ADC08D1000上都得到了比較好的解決。

為了提高數(shù)字輸出信號的完整性，降低電源功耗，該A／D轉(zhuǎn)換器采用了低電壓差分傳輸(LVDS)技術(shù)來傳送高速數(shù)／模轉(zhuǎn)換器的輸出信號，接收端電壓的擺幅極小，僅有350 mV，這樣就可以用更短的翻轉(zhuǎn)時(shí)間，使傳輸信號的頻率進(jìn)一步提高。雖然電壓擺幅很小，但由于是差分信號，只要電路走線得當(dāng)，就可以極大地抑制共模噪聲，得到比TTL／CMOS電平傳輸更好的抗干擾效果和更低的輻射噪聲。

為了降低輸出信號的速度，該A／D轉(zhuǎn)換器采取了增加輸出信號帶寬，降低輸出信號速度的做法。為了實(shí)現(xiàn)這種做法，在數(shù)／模轉(zhuǎn)換器內(nèi)部有一個(gè)2路分配器(DE-MUX)，將2個(gè)采樣點(diǎn)的數(shù)據(jù)分配到2個(gè)8位總線上，然后每2個(gè)采樣周期輸出1次16位數(shù)據(jù)。由于采用了這種辦法，數(shù)據(jù)傳輸率會(huì)降低一半，但每次接收的數(shù)據(jù)位數(shù)會(huì)增加1倍。以1 GHz的采樣率為例，模／數(shù)轉(zhuǎn)換器的輸出不再是以1 GHz的速率輸出8位數(shù)據(jù)，而是以500 MHz的速度輸出16位的數(shù)據(jù)。此外，該A／D轉(zhuǎn)換器還提供了雙倍數(shù)據(jù)傳輸率(DDR)技術(shù)，可以利用時(shí)鐘的上升及下降沿將數(shù)據(jù)送至輸出端，這樣可以進(jìn)一步降低傳輸?shù)臅r(shí)鐘頻率。在本系統(tǒng)設(shè)計(jì)中，對于與A／D轉(zhuǎn)換器接口比較高端的FPGA，其LVDS接收器能夠接收500 MHz的時(shí)鐘頻率，所以未采用DDR方式；對于一些低端的FPGA，最好采用DDR方式。

ADC08D1000結(jié)構(gòu)框圖如圖1所示。

2 硬件電路設(shè)計(jì)

2.1 A／D轉(zhuǎn)換器外圍電路設(shè)計(jì)

A／D轉(zhuǎn)換器的外圍電路設(shè)計(jì)如圖2所示。

該A／D轉(zhuǎn)換器的模擬信號輸入(包括采樣時(shí)沖和2路采樣信號)，最好采用差分輸入而不是單端輸入，這對最后的性能影響很大。如果被采樣的信號經(jīng)過前端的濾波和放大(限幅)電路，最后進(jìn)入采集系統(tǒng)的是單端信號，這時(shí)可以將單端信號變成差分信號。為了將單端信號變成差分信號，設(shè)計(jì)中采用了BALUN(非平衡變壓器，型號是ETC1-1-13)，如圖3所示，其工作范圍是4.5～3000MHz，傳輸比是1：1。電路如圖4所示，5腳是BALUN輸入，1腳是輸出正端，3腳是輸出負(fù)端，分別將差分信號接到A／D轉(zhuǎn)換器對應(yīng)的差分輸入端。由于ADC08D1000的差分輸入阻抗是100 ，所以在BALUN的差分輸出上接了100 的電阻，將BALUN的輸出阻抗轉(zhuǎn)換為50 的差分阻抗。

該A／D轉(zhuǎn)換器的控制接口有兩種：一種是將相應(yīng)的控制引腳接固定電平的簡單控制，在這種模式下不能使用時(shí)鐘雙邊沿送數(shù)；另一種是基于SPI口的復(fù)雜控制，可以在這種控制模式下使用該A／D轉(zhuǎn)換器的所有功能。兩種控制的接口電路都比較常見。值得一提的是，這塊A／D轉(zhuǎn)換器可以對其模擬接口的輸入阻抗進(jìn)行校正，使偏移誤差、增益誤差和線性誤差被降至最低。方法是在REXT腳上串聯(lián)一個(gè)3.3 k 的電阻到地，在校正時(shí)，REXT腳對地電阻的1／33將被用作輸入阻抗，所以對這個(gè)電阻的精度要求很高，可以考慮用精度0.1％的精密電阻。(精度最好不要低于1％)。

2.2 與FPGA數(shù)據(jù)接口電路

A／D轉(zhuǎn)換器的數(shù)據(jù)輸出是用的34對LVDS線進(jìn)行傳輸，其中有2個(gè)16位的數(shù)據(jù)通道、1個(gè)輸出數(shù)據(jù)鎖存時(shí)鐘和1個(gè)溢出標(biāo)志(這個(gè)溢出標(biāo)志在2個(gè)通道的任何一個(gè)采集數(shù)據(jù)超出范圍時(shí)有效。)

LVDS的部分