引言
世界正處于高科技下一波快速增長的開端，AccelChip公司 Dan Ganousis DSP 已經(jīng)成為業(yè)界公認(rèn)的、將按指數(shù)增長的技術(shù)焦點。目前，大多數(shù)DSP設(shè)計已經(jīng)能在半導(dǎo)體生產(chǎn)商(如T1、ADI、Freescale等)提供的通用DSP芯片上實現(xiàn)。通用處理器的價格相對比較便宜，并且有高質(zhì)量和廉價的編程工具、方便快速實現(xiàn)DSP算法的支持，但開發(fā)人員更希望在原型創(chuàng)建和調(diào)試過程中能進(jìn)行重新編程。

圖1 通用DSP處理器的性能與通信領(lǐng)域需要的DSP處理性能的比較

速度的需要
現(xiàn)在，對電子系統(tǒng)的性能要求已經(jīng)超過了通用DSP處理器的能力。圖1顯示了由寬帶網(wǎng)絡(luò)市場驅(qū)動的對DSP算法的性能需求與通用DSP處理器性能的差異�？梢钥闯鐾ㄓ肈SP的性能容量與新的寬帶通信技術(shù)的需求之間的差距正以指數(shù)速率擴(kuò)大。
傳統(tǒng)上DSP開發(fā)者可以獲得的改變通用DSP處理器性能的唯一方法就是將DSP算法注入到ASIC中，以達(dá)到加速硬件的目的。然而這種ASIC的解決方法實現(xiàn)起來非常困難，而且在ASIC上實現(xiàn)DSP算法是以犧牲可重編程的靈活性為代價的，同時還需要大量的非重復(fù)設(shè)計費用、漫長的原型初始化，以及購買大量昂貴的集成電路設(shè)計工具等。
隨著先進(jìn)的FPGA架構(gòu)如Xilinx Virtex-II和Altera Stratix-II的引入，DSP設(shè)計者可以獲得一種把通用DSP處理器的所有優(yōu)點與ASIC的先進(jìn)性能綜合在一起的新型硬件。這些新型的FPGA架構(gòu)可以優(yōu)化DSP的實現(xiàn)，并能提供滿足現(xiàn)今電子系統(tǒng)所必需的處理能力。
FPGA的優(yōu)越性表現(xiàn)在它能允許DSP設(shè)計者做到“使結(jié)構(gòu)適應(yīng)算法”，設(shè)計者能夠根據(jù)實現(xiàn)系統(tǒng)性能的需要最大限度地使用FPGA內(nèi)部的并行資源。而在通用DSP處理器中資源是固定的，因為每個處理器只包含一些數(shù)量有限的類似乘法器一樣的基本運(yùn)算功能，設(shè)計者必須做到“使算法適應(yīng)結(jié)構(gòu)”，因而無法達(dá)到在FPGA中能夠獲得的性能。

圖2 全球DSP收入預(yù)測

半導(dǎo)體工業(yè)的亮點
圖2顯示了整個DSP市場和片內(nèi)算法市場(由FPGA、結(jié)構(gòu)化ASIC和ASIC幾部分組成)的年收入預(yù)測。其中，DSP片內(nèi)算法市場今后三年內(nèi)將以高于42%的年增長率增長，是整個半導(dǎo)體領(lǐng)域增長最快的部分。
現(xiàn)在DSP的設(shè)計團(tuán)隊所面臨的挑戰(zhàn)和二十世紀(jì)九十年代ASIC的設(shè)計者所面臨的類似—DSP開發(fā)組如何用目標(biāo)FPGA的設(shè)計方法代替通用DSP；如何去開發(fā)所需要的新的設(shè)計技巧；如何完善公司的設(shè)計流程；怎樣才能提出新的DSP算法的實現(xiàn)方法，同時又不危及當(dāng)前產(chǎn)品的開發(fā)計劃�；蛟S更重要的是，管理者怎樣才能夠使災(zāi)難性結(jié)果發(fā)生的可能性降低到最小。
AccelChip公司認(rèn)為DSP的未來取決于新型設(shè)計方法的采用，而這種方法必須能使公司滿足DSP市場對上市時間、成本的苛刻要求。和ASIC、FPGA的產(chǎn)生一樣，對DSP變革的方式就是采用真正的、自上而下的設(shè)計流程。

圖3 傳統(tǒng)的DSP設(shè)計流程

傳統(tǒng)自上而下的設(shè)計流程
傳統(tǒng)上，DSP設(shè)計被分為兩種類型的工作：系統(tǒng)/算法的開發(fā)和軟/硬件的實現(xiàn)。這兩類工作是由完全不同的兩組工程師完成，通常這兩個組在各自的接口之間被相對分開。算法開發(fā)者在不考慮系統(tǒng)的結(jié)構(gòu)或軟/硬件實現(xiàn)細(xì)節(jié)的情況下使用數(shù)學(xué)分析工具來創(chuàng)建、分析和提煉所需要的DSP算法；系統(tǒng)設(shè)計者則主要考慮功能的定義和結(jié)構(gòu)的設(shè)計，并保持與產(chǎn)品說明及接口標(biāo)準(zhǔn)相一致。軟/硬件設(shè)計組采用系統(tǒng)工程師和算法開發(fā)人員所建立的規(guī)范進(jìn)而完成DSP設(shè)計的物理實現(xiàn)。
一般來講，細(xì)則規(guī)范可劃分成很多小的模塊，每個小模塊分配給各個成員，他們必須首先理解屬于自己的模塊的功能。
如果DSP算法的目標(biāo)是FPGA、結(jié)構(gòu)化ASIC或SoC，那么首要任務(wù)就是用Verilog或VHDL等硬件描述語言來建立一個RTL模型。這就需要實現(xiàn)工程師了解通信理論和信號處理以便明白系統(tǒng)工程師提出的細(xì)則規(guī)范。建立一個RTL模型和仿真測試平臺常常需要花費一至兩個月的時間，這主要是因為需要人工驗證RTL文件和MATLAB模型的準(zhǔn)確匹配。RTL模型仿真環(huán)境一經(jīng)建立，實現(xiàn)工程師就要同系統(tǒng)工程師和算法開發(fā)人員進(jìn)行交流，共同分析DSP系統(tǒng)硬件實現(xiàn)的性能、范圍和功能。
由于系統(tǒng)工程師在算法開發(fā)階段無法看到物理層設(shè)計，因此通常會需要修改原來的算法和系統(tǒng)結(jié)構(gòu)、更新文字性規(guī)范、修改RTL模型和測試平臺以及重新仿真，這些過程往往需要連續(xù)進(jìn)行多次，直到DSP系統(tǒng)的性能要求能夠由硬件實現(xiàn)為止。接著，實現(xiàn)工程師使用邏輯綜合執(zhí)行一種標(biāo)準(zhǔn)的FPGA/ASIC自上而下的設(shè)計流程，從而將RTL模型映射到門級網(wǎng)表，并且使用物理設(shè)計工具在給定的FPGA/ASIC器件中設(shè)置布局網(wǎng)表。圖3給出了基本的片內(nèi)DSP算法的設(shè)計流程，主要由算法開發(fā)和硬件實現(xiàn)兩個相對分開的部分組成。
如上所述，只有花費很長的時間人工建立基于文字規(guī)范的RTL模型，才能避免因兩個設(shè)計域(design domains)之間缺乏聯(lián)系而