作者：曾愛華 殷瑞祥 郭 瑢 陳 敏

        摘要：介紹了一種帶有48字節(jié)RAM的日歷時鐘芯片的設(shè)計，該芯片具有振蕩、分頻、可編程的計時計數(shù)、定時鬧響和中斷輸出等功能。該芯片基于Verilog HDL描述，采用模塊化設(shè)計，可擴(kuò)展性好；并利用Synopsys公司的VCS和DC工具分別對設(shè)計進(jìn)行了成功的系統(tǒng)仿真和綜合；同時還簡單介紹了ASIC設(shè)計的整個流程。

        關(guān)鍵詞：Verilog HDL 系統(tǒng)仿真 邏輯綜合 數(shù)字電子系統(tǒng)

        日歷時鐘芯片應(yīng)用非常廣泛，例如在IC卡電子門鎖中，可利用日歷時鐘芯片的定時時鐘計數(shù)功能，在IC卡內(nèi)輸入客人住房時的時間段，只有當(dāng)時間段所包含的時間與日歷時鐘所記錄的時間一致時，方可開門，否則IC卡為無效卡。

        利用Synopsys公司提供的集成電路設(shè)計工具VCS和DC，設(shè)計了一個帶有48字節(jié)RAM的日歷時鐘芯片，包括該芯片RTL級代碼的編寫、功能仿真和綜合，達(dá)到了預(yù)期的目標(biāo)。該芯片的具體性能指標(biāo)是：工作電源電壓為2.5～6V；日歷時鐘工作電源和RAM數(shù)據(jù)保持電源電壓為1～6V；工作電流最大為50μA；四年日歷時鐘，24或12小時格式，32.768kHz時基；48字節(jié)RAM，自動字節(jié)地址增量；具有可編程的鬧鐘、定時和中斷功能。

        1 ASIC設(shè)計概述

        隨著深亞微米技術(shù)的發(fā)展，數(shù)字集成電路的規(guī)模已經(jīng)發(fā)展到上百萬門。未來的二十多年里，一塊ASIC芯片中將會達(dá)到上千萬門的規(guī)模。這樣的電路規(guī)模，仿真和綜合優(yōu)化在開發(fā)過程中發(fā)函來發(fā)函重要。較復(fù)雜的數(shù)字電子系統(tǒng)設(shè)計往往采用自頂向下(Top-Down)的方法，設(shè)計流程可以分為以下幾個主要的部分：系統(tǒng)級設(shè)計、設(shè)計實現(xiàn)、設(shè)計驗證和流片封裝。深亞微米工藝下的ASIC設(shè)計流程[2]如圖1所示。

    
    本文主要介紹芯片的系統(tǒng)級設(shè)計和所有邏輯設(shè)計，生成可供物理設(shè)計的經(jīng)過驗證的門級網(wǎng)表文件。

        2 芯片的系統(tǒng)級設(shè)計

        系統(tǒng)級設(shè)計是芯片設(shè)計的第一步，也是關(guān)鍵的一步。首先根據(jù)設(shè)計要求提出設(shè)計構(gòu)想，然后再對這一構(gòu)想進(jìn)行細(xì)化。本設(shè)計把整個系統(tǒng)分成幾大模塊，即產(chǎn)生32.768kHz的振蕩器（這個模塊不用設(shè)計）、256分頻器、48字節(jié)RAM和地址寄存器。設(shè)計構(gòu)想如圖2所示。

        RAM中的00～0FH單元是一些帶有特殊功能的寄存器，00H單元是控制芯片所有功能和操作的狀態(tài)寄存器，通過設(shè)置狀態(tài)寄存器，可以選擇32.768kHz時鐘模式或計數(shù)模式。在日歷時鐘模式中，1/128秒、秒、分、小時、年/日期、星期/月都是以BCD碼分別存放在01H～06H單元的寄存器中；而在事件計數(shù)模式中，則對輸入到振蕩器輸入端（OSCI）的脈沖計數(shù)，事件計數(shù)器為6位BCD碼。07H單元是能存儲最大數(shù)為99天的定時器。08H是控制定鬧、定時和中斷輸出功能的鬧鐘控制寄存器。09H～0FH單元用于儲存用戶信息。

        對于這樣的設(shè)計，傳統(tǒng)的方法是使用中小規(guī)模集成電路來構(gòu)成，本文則用Verilog HDL描述來實現(xiàn)。整個芯片采用模塊化設(shè)計方式和Top-Down設(shè)計方法，根據(jù)寄存器的不同劃分成模塊，然后用測試程序TestBench對頂層模塊進(jìn)行仿真；仿真通過后利用廠家提供的工藝庫及時序約束腳本文件對其進(jìn)行綜合；綜合通過后生成門級網(wǎng)表文件，然后再用廠家提供的仿真庫對門級網(wǎng)表進(jìn)行綜合后仿真。本文設(shè)計用到的工藝庫是臺灣旺宏公司（Macronix,MXIC）提供的基本單元庫（slow.db和fast.db）、基本符號單元庫（slow.sdb）和用于綜合后仿真的庫文件仿真庫（models.v）。

        
    這是一個同步時序電路的設(shè)計，所以保證正確的時序是設(shè)計的關(guān)鍵，本設(shè)計中有四個時鐘：

        （1）系統(tǒng)時鐘clksys,是外部微控制器提供的時鐘信號，用作寄存器讀、寫時鐘信號；

        （2）測試時鐘clktest，是整個芯片的測試時鐘信號，一般限于廠家使用。<