來源：國外電子元器件 作者：謝 明 吉書鵬 謝 明 段哲民

    摘要：給出了以兩片高性能tms320c6414作為核心處理器，并輔以fpga來實(shí)現(xiàn)系統(tǒng)邏輯時(shí)序控制，從而組成雙dsp柔性機(jī)載實(shí)時(shí)圖像處理系統(tǒng)的設(shè)計(jì)方案。同時(shí)對系統(tǒng)的硬件資源選擇及工作流程進(jìn)行了討論。

    關(guān)鍵詞：dsp；并行處理；fpga；柔性；超高速

    １ 引言

    利用可見光成像與紅外成像傳感器實(shí)現(xiàn)實(shí)時(shí)目標(biāo)成像跟蹤是精確制導(dǎo)武器及機(jī)載成像光電系統(tǒng)研究的核心技術(shù)。伴隨著實(shí)戰(zhàn)環(huán)境日益復(fù)雜以及偽裝、隱身等目標(biāo)特性控制技術(shù)的飛速發(fā)展，機(jī)載實(shí)時(shí)圖像跟蹤系統(tǒng)的應(yīng)用也日益廣泛與深入。當(dāng)跟蹤目標(biāo)并非一般地面慢速目標(biāo)，而是其它快速運(yùn)動目標(biāo)如：低空導(dǎo)彈、無人駕駛飛機(jī)等時(shí)，系統(tǒng)將要求現(xiàn)有機(jī)載實(shí)時(shí)圖像跟蹤系統(tǒng)具有更高的技術(shù)性能�；诖�，為了進(jìn)一步提高現(xiàn)有機(jī)載光電跟蹤系統(tǒng)在實(shí)戰(zhàn)環(huán)境中，針對復(fù)雜場景下快速運(yùn)動目標(biāo)實(shí)施實(shí)時(shí)跟蹤的魯棒性與穩(wěn)定性，筆者提出以雙ｄｓｐ和ｆｐ-ｇａ為核心來構(gòu)建主從式超高速并行處理體系的設(shè)計(jì)思想，并研究開發(fā)了基于雙ｄｓｐ的新型柔性機(jī)載實(shí)時(shí)圖像跟蹤系統(tǒng)。一方面，采用雙ｄｓｐ體系結(jié)構(gòu)實(shí)現(xiàn)系統(tǒng)任務(wù)的并行劃分使本系統(tǒng)具備極高的運(yùn)算處理速度；另一方面，現(xiàn)場可編程邏輯器件ｆｐｇａ的引入使系統(tǒng)的靈活性也得到極大的提高。而將兩者結(jié)合可使本系統(tǒng)充分體現(xiàn)新一代機(jī)載實(shí)時(shí)圖像跟蹤系統(tǒng)更快速、更精確、更靈活的特點(diǎn)。

    ２ ｔｍｓ３２０ｃ６４１４的結(jié)構(gòu)特點(diǎn)

    美國德州儀器公司（ｔｉ）推出的新一代數(shù)字信號處理器ｔｍｓ３２０ｃ６４１４（以下簡稱ｃ６４１４）的主頻為４００ｍｈｚ～７００ｍｈｚ，其數(shù)據(jù)處理能力為３２００ｍｉｐｓ～５７６０ｍｉｐｓ。該器件的結(jié)構(gòu)框圖如圖１所示。其主要特點(diǎn)如下：

    （１）ｄｓｐ內(nèi)核采用超長指令字（ｖｌｉｗ）體系結(jié)構(gòu)，有８個(gè)功能單元、６４個(gè)３２ｂｉｔ通用寄存器，一個(gè)時(shí)鐘周期可同時(shí)執(zhí)行８條指令，運(yùn)算能力可以達(dá)到５７６０ｍｉｐｓ；

    （２）為了使數(shù)據(jù)能滿足超高速ｄｓｐ內(nèi)核的需求，ｃ６４１４采用了兩級超高速緩沖存儲器，即１６ｋ ｂｙｔｅ的一級數(shù)據(jù)ｃａｃｈｅ、１６ｋ ｂｙｔｅ的一級程序ｃａｃｈｅ和１０２４ｋ ｂｙｔｅ的數(shù)據(jù)和程序統(tǒng)一內(nèi)存。

    （３）增加了直接處理打包數(shù)據(jù)指令，可建立無縫的數(shù)據(jù)流，以提高指令集的效率；

    （４）每個(gè)功能單元在硬件上都增加了附加功能，從而增強(qiáng)了指令集的正交性。

    ３ 系統(tǒng)硬件設(shè)計(jì)

    本光電成像跟蹤系統(tǒng)硬件平臺由六部分組成：圖像采集與預(yù)處理模塊、同步分離模塊、ｆｐｇａ邏輯控制模塊、雙ｄｓｐ＋雙口ｒａｍ 圖像處理模塊、異步通信模塊和圖形顯示模塊。其系統(tǒng)原理框圖如２所示。從圖２可以知道：紅外探測器及可見光攝像儀輸出的模擬視頻信號經(jīng)多路信號選擇芯片導(dǎo)入之后，經(jīng)箝位、放大、濾波以及去同步頭等預(yù)處理后，一路經(jīng)ａ／ｄ轉(zhuǎn)換器將模擬視頻轉(zhuǎn)換為８ｂｉｔ數(shù)字信號并導(dǎo)入片外視頻緩存１、２，而后等待ｆｐｇａ時(shí)序控制ｄｓｐ外部中斷，以便將全部緩存數(shù)據(jù)搬移到ｄｓｐ片內(nèi)的２級緩存，再通過系統(tǒng)任務(wù)劃分實(shí)現(xiàn)數(shù)據(jù)重組，然后分別在主從ｄｓｐ進(jìn)行同步并行數(shù)據(jù)處理，并將中間結(jié)果由主ｄｓｐ綜合，最后在完成后續(xù)運(yùn)算后給出最終匹配結(jié)果。與此同時(shí)，主ｄｓｐ則通過寫圖形顯示緩存將目標(biāo)匹配位置信息傳遞到外界；另一路模擬信號先導(dǎo)入同步分離器，然后提取行場同步信號送交ｆｐｇａ作為時(shí)基，以產(chǎn)生系統(tǒng)各級時(shí)序控制信號；第三路模擬信號送給圖形疊加電路作為輸入疊加信號之一，當(dāng)場正程來到時(shí)，ｆｐｇａ中斷控制并讀出圖形存儲器數(shù)據(jù)，同時(shí)在ｆｐｇａ片內(nèi)實(shí)現(xiàn)讀入數(shù)據(jù)的并／串轉(zhuǎn)換后移位輸出至圖形疊加電路，此時(shí)兩路信號將會合送入視頻監(jiān)視器，從而完成視頻圖像上圖形的顯示。整個(gè)系統(tǒng)工作期間，每隔８０ｍｓ主ｄｓｐ還通過異步收發(fā)器與外部上位機(jī)進(jìn)行串行通信，以便系統(tǒng)能夠?qū)崟r(shí)接收外部命