國外電子元器件 徐法東 翟正軍

　　摘要：介紹了一種基于復雜可編程邏輯器件（CPLD）的120MHz高速A／D采集卡的設計方法。給出了這種采集卡的硬件原理電路和主要的軟件設計思路。采用該設計方法設計的數(shù)據(jù)采集卡具有包括負延遲觸發(fā)等多種觸發(fā)方式，具有體積小，工作可靠，控制簡單等特點。

    關(guān)鍵詞：高速A／D；CPLD；負延遲觸發(fā)；EPM7128；AD9054

　　高速A／D采集技術(shù)已在許多領(lǐng)域得到愈來愈廣泛的應用，本文將詳細論述采用CPLD技術(shù)來實現(xiàn)120MHz高速A／D采集卡的設計方法，該采集卡具有包括負延遲觸發(fā)在內(nèi)的多種觸發(fā)方式，采用CPLD復雜可編程邏輯器件（又稱FPGA）EPM7128SQC100－7和AD公司的高速模數(shù)轉(zhuǎn)換器（A／D）AD9054BST－135來實現(xiàn)。

    1  芯片介紹

    1．1 EPM7128SQC100－7簡介

　　EPM7128SQC100－7內(nèi)含128個宏單元（或2500個可用門），其引腳到引腳的最短傳輸延時為7ns，采用單＋5V電源供電，可通過JTAG接口實現(xiàn)在線編程，并帶有可供84個用戶使用的I／O腳（其中4個為專用輸入腳）。該器件采用PQFP－100封裝。其中TDI、TDO、TMS、TCLK腳為編程腳；GCLK、GOE、GCLEAR、REDIN腳為專用輸入腳；VCCINT、VCCIO腳接＋5V電源；GND腳接地；I／O為用戶可編程輸入輸出腳。在I／O腳作輸出使用時，可由用戶設定為0，1和Z三種狀態(tài)。

    1．2 AD9054BST－135簡介  

　　AD9054BST－135是一種低價位135MSPS的8位A／D轉(zhuǎn)換器，其模擬輸入電壓峰峰值為1V，且內(nèi)置2．5V參考電壓，采用＋5V單電源供電，并可與TTL電平接口，具有單8位或雙8位A／D轉(zhuǎn)換結(jié)果輸出模式，采用TQFP－44腳封裝形式，其內(nèi)部結(jié)構(gòu)如圖1所示，各管腳的定義如下：

    AIN：模擬電壓輸入正端；

    ：模擬電壓輸入負端；

    ENCODE：時鐘輸入正端；

　�。簳r鐘輸入負端，通常應通過電容耦合接地；

　　：輸出數(shù)據(jù)模式設置引腳。該腳為1時，采用單8位A／D轉(zhuǎn)換結(jié)果輸出模式。該腳為0時，采用雙8位A／D轉(zhuǎn)換結(jié)果輸出模式；

    DS：數(shù)據(jù)同步控制引腳，正脈沖輸入；

    AD7～DA0：A／D轉(zhuǎn)換輸出；

    D B7～DB0：A／D轉(zhuǎn)換輸出；

    V REFOUT：＋2．5V參考電壓輸出；

    V REFIN：參考電壓輸入；

    DVD：＋5V電源輸入端；

    GND：電源地。

　　使用時，如將接地，則AD9054工作于雙8路數(shù)據(jù)輸出模式。上電后，DA7～DA0及DB7～DB0均以二分之一的ENCODE頻率（即120MHz／2）輸出A／D轉(zhuǎn)換結(jié)果，因此從DA7～DA0及DB7～DB0讀取的A／D轉(zhuǎn)換結(jié)果，無法知曉DA口與DB口的數(shù)據(jù)所對應的采樣點在時序上的先后。這樣，需要加一個數(shù)據(jù)同步脈沖DS信號，并讓DS正脈沖的后沿后的4個時鐘周期上的DA口與DB口同步有效，即在DS后沿的第2N＋1與2N＋3個ENCODE上升沿期間輸出第K點采樣值的轉(zhuǎn)換結(jié)果；在DS后沿后第2N＋2與2N＋4個ENCODE上升沿期間輸出第K＋1點采樣值的轉(zhuǎn)換結(jié)果（注：N≥1，K≥0，K＝0對應的采樣值為DS下降沿后ENCODE第一次上升沿時刻所對應的采樣輸入值）。因此，在施加DS信號后就可以得知任一時刻A口數(shù)據(jù)與B口數(shù)據(jù)所對應的采樣點在時間上的先后順序，以便讀取有用的A／D轉(zhuǎn)換數(shù)據(jù)。

    2  系統(tǒng)設計原理

　　圖2是基于CPLD的高速A／D采集卡的系統(tǒng)設計原理框圖。圖中，89C51送往EPM7128S的控制信號包括一個A／D啟動信號SAD、一個讀SRAM信號RRD和一個地址加一控制脈沖ACLK。而EPM7128S送往AD9054的信號為一個DS同步信號，送往89C51的信號為轉(zhuǎn)換結(jié)束信號（接INT0）和超前觸發(fā)地址串行輸出信號SADR。

    EPM7128S送往61128－15SRAM的信號包括讀信號RD、寫信號WE、數(shù)據(jù)信號DINA0～7和DINB0～7以及地址信號ADR0～16。其中兩片SRAM的地址信號共用。為了節(jié)省EPM7128S的I／O口線，可將61128－15的片選線接地。

    QA信號為外觸發(fā)A／D轉(zhuǎn)換控制信號。

　　在本文所介紹的A／D數(shù)據(jù)采集卡中，負延遲觸發(fā)存貯深度為2k字節(jié)。上電復位后，89C51向EPM7128S發(fā)一個A／D啟動信號時，EPM7128S也會發(fā)一