作者：Richard Low 飛思卡爾半導(dǎo)體

　　處理器的設(shè)計(jì)正在從提高頻率向降低功耗的方向轉(zhuǎn)變，為滿足更高性能的要求并使功耗不超過許多應(yīng)用所能承受的范圍，微處理器的一個明顯變化是從頻率越來越高向多內(nèi)核架構(gòu)轉(zhuǎn)變。本文分析這種轉(zhuǎn)變對嵌入式系統(tǒng)設(shè)計(jì)的性能帶來哪些改善。

　　雙內(nèi)核微處理器是當(dāng)前計(jì)算設(shè)計(jì)關(guān)注的焦點(diǎn)，為滿足更高性能要求并使功耗不超過許多應(yīng)用所能承受的范圍，微處理器正在從頻率越來越高的發(fā)展趨勢向多內(nèi)核架構(gòu)轉(zhuǎn)變。

　　其它的一些重要進(jìn)展也專注于提供更高的單位功耗上完成的指令數(shù)量的指標(biāo)上，例如片上存儲器控制器、更先進(jìn)的動態(tài)功率管理(DFM)以及單指令多數(shù)據(jù)(SIMD)引擎。

　　低功率半導(dǎo)體工藝

　　在過去幾年，改善工藝和晶體管技術(shù)是提高處理器性能的主要方法，而更高頻率則是獲得更高性能的驅(qū)動力。然而，最近關(guān)注焦點(diǎn)從頻率轉(zhuǎn)移到功耗上。

　　是什么促使關(guān)注焦點(diǎn)發(fā)生變化？一直以來，設(shè)計(jì)工程師主要考慮的功率問題是由門電路充放電引起的AC分量。半導(dǎo)體技術(shù)向90nm和更小工藝尺寸的轉(zhuǎn)移，引入了重要的DC功率分量(又稱漏功率或者靜態(tài)功率)。實(shí)際上，相同電壓下90nm設(shè)計(jì)的典型漏電流大約為130nm設(shè)計(jì)的2到3倍，漏電流引起的功耗可能占到某些90nm器件總功耗的一半以上。

　　更低功率的產(chǎn)品采用低功率工藝制造，例如絕緣硅(SOI)技術(shù)。SOI能減少寄生電容，使開關(guān)頻率提高25%或者使功耗降低20%。將功率更低、介電常數(shù)k值更高的介質(zhì)材料用作柵極絕緣體(gate insulator)的相關(guān)工作也在進(jìn)行中，這將獲得比目前使用的二氧化硅層更易于制造且更厚的層。

　　雙內(nèi)核處理器

　　更高頻率的器件需要更高的電源電壓，因而其功耗也呈指數(shù)增長。更高頻率的處理器還會增加中斷等待時間，這對實(shí)時應(yīng)用來說非常關(guān)鍵，并需要給內(nèi)核提供更深的管線。當(dāng)處理器執(zhí)行一條未曾預(yù)設(shè)的指令時，管線將會擁塞造成執(zhí)行停止，這會對性能造成嚴(yán)重影響。

　　還有其它因素迫使芯片設(shè)計(jì)工程師通過新方法提高性能。更高的頻率需要額外的時鐘開銷，處理器需要在時鐘邊沿附近建立一定的安全裕量以確保正確運(yùn)行。因?yàn)榘踩Ａ拷票３植蛔儯噪S著頻率的增加，在一個時鐘周期內(nèi)可用的時間實(shí)際上會更少。因此，增加頻率并沒有使性能得到相應(yīng)提高。

　　這樣以來，系統(tǒng)設(shè)計(jì)工程師轉(zhuǎn)向多內(nèi)核處理器架構(gòu)而不是更高頻率的器件來實(shí)現(xiàn)系統(tǒng)性能的提高，并使功耗的增加最小。雙內(nèi)核微處理器最初設(shè)計(jì)用于服務(wù)器等計(jì)算密集型應(yīng)用，現(xiàn)在則用于廣泛的嵌入式應(yīng)用中。

　　更智能的存儲器控制

　　存儲器控制器和橋接芯片也與多個內(nèi)核一起集成在單個硅片上。存儲器子系統(tǒng)一直以來就是高性能處理系統(tǒng)的一個瓶頸，存儲器技術(shù)的最新發(fā)展，包括引入第2代雙倍數(shù)據(jù)速率(DDR2)接口，已使性能有了顯著提高。相比單倍數(shù)據(jù)速率(SDR)技術(shù)133MHz的傳輸速率，DDR2的傳輸速率高達(dá)667MHz。但是，因?yàn)樘幚砥鲿r鐘速率增加得更快，所以人們已開始更多地關(guān)注存儲器的響應(yīng)時間。

　　直到最近，包括存儲器控制器在內(nèi)的許多系統(tǒng)邏輯都以北橋和南橋芯片的形式存在于處理器外部。將存儲器控制器和橋接芯片集成到同一個硅片內(nèi)作為微處理器內(nèi)核，可減少帶寬和響應(yīng)時間的瓶頸。例如，片上存儲器控制器將使處理器到存儲器的等待時間減少2/3到3/4。

　　某些時候更重要的是，這樣的集成可節(jié)省電路板空間。更高的集成對在像高級夾層卡(Advanced Mezzanine Cards, AMC)這樣小的尺寸內(nèi)提供更強(qiáng)處理能力來說尤其重要。更好的存儲器控制可節(jié)省功率。當(dāng)沒有數(shù)據(jù)要處理以及不需要進(jìn)行刷新時，更智能的存儲器控制器可以使時鐘使能信號無效，這樣避免產(chǎn)生不必要存儲器時鐘，一般可以降低高達(dá)20%的存儲器功耗。

　　另外一個可用來減少存儲器芯片及其終結(jié)電阻功耗的系統(tǒng)設(shè)計(jì)技術(shù)是，當(dāng)它們以集束形式(clustered arrangement)連接在一起時，利用處理器進(jìn)行遠(yuǎn)端引導(dǎo)和控制。高速互連/網(wǎng)絡(luò)方案，比如RapidIO技術(shù)，能通過處理器節(jié)點(diǎn)到架構(gòu)的連接，完全控制處理器節(jié)點(diǎn)。這樣可消除用于引導(dǎo)程序的閃存，以及用來驅(qū)動復(fù)位和中斷的各種可編程邏輯器件，從而節(jié)省功率和電路板面積。

　　像以太網(wǎng)控制器這樣的傳統(tǒng)裝置現(xiàn)在似乎具有這樣的基本功能，即在沒有額外閃存的情況下啟動基于FTP的引導(dǎo)程序。在數(shù)字用戶線接入復(fù)用器(DSLAM)應(yīng)用中，消除每個線卡上的閃存對32線的DSLAM來說可節(jié)省大約3W的功率。

　　高帶寬片上接口

　　處理器的數(shù)據(jù)輸入和輸出是提高系統(tǒng)性能的另外一個關(guān)注焦點(diǎn)。先進(jìn)通信計(jì)算架構(gòu)(AdvancedTCA)等新規(guī)范也推動著片上高帶寬管線的發(fā)展，支持通過背板上幾個高性能互連的能力是AdvancedTCA的關(guān)鍵優(yōu)勢。到目前為止，每個這樣的互連都需要外部芯片。

　　現(xiàn)在設(shè)計(jì)用于AdvancedTCA的處理器具有片上高帶寬管線，無需外部器件就可實(shí)現(xiàn)從背板到處理器的