元件聲明是對VHDL模塊的說明，． ACC02E-36-6P(003)使之可在其他模塊中被調(diào)用。元件聲明可放在程序包中，也可以在某個(gè)設(shè)計(jì)的結(jié)構(gòu)體中聲明。元件例化是指元件的調(diào)用。

   元件聲明語法：

   COMPONENT<元件實(shí)體名>

   PORT<元件端口信息，同該元件實(shí)現(xiàn)時(shí)的實(shí)體的port部分>；

   END COMPONENT;

   一一元件例化：

   <例化名>：<實(shí)體名，即元件名>PORT MAP(<端口列表>)；

   例如：在一名為cntvhl0的電路設(shè)計(jì)中調(diào)用一個(gè)模為10的計(jì)數(shù)器cntml0和一個(gè)七段譯碼器decode47，則該調(diào)用過程即元件例化的VHDL描述如下：

   LIBRARY IEEE;

   USE IEEE.STD_LOGIC_1164.ALL;

   ENTITY cntvhlo IS    -cntvhl0為所要設(shè)計(jì)的電路名

   PORT

   ( rd,ci,clk    :rN STD_LOGIC;

   co    ：OUT    STD_LOGIC;

   qout    :OUT  STD_LOGIC_VECTOR(6 DOWNT0 0》

   END cntvhl0;ARCHITECTURE arch OF cntvhlo ISCOMPONENT decode47 ISPORT

       (adr:   IN   STD_LOGIC_VECTOR(3 DOWNT0 0);

         decodeout : OUT   STD_LOGIC_VECTOR(6 DOWNT0 0》;

END COMPONENT;COMPONENT cntmlo   ISPORT

    (ci,nreset,clk  :IN STD_LOGIC;

               co : OUT STD_LOGIC;

                q: BUFFER   STD_LOGIC_VECTOR(3 DOWNT0 0》;END COMPONENT;SIGNAL qaBEGIN

  Ul : cntml0

  U2 :decode47

END arch;STD_LOGIC_VECTOR(3   DOWNT0 01：    一作為中間量PORT MAP(ci,rd,clk,co,qa);PORT MAP(decodeout=>qout,adF>qa)