Monterey Design Systems公司宣布推出可對數(shù)百個硬件宏進行自動布線，并減小復(fù)雜SoC芯片尺寸的設(shè)計規(guī)劃技術(shù)。

這種“AFP技術(shù)”可無縫集成到各種主流后端設(shè)計流中，可提高SoC在單位面積芯片尺寸至關(guān)重要的多種應(yīng)用中的利潤。對于帶有多個硬件宏的SoC而言，傳統(tǒng)的人工布線設(shè)計規(guī)劃方法或早期的自動模塊定位器并不能生成最優(yōu)效果，利用率低且芯片尺寸更大。通過在帶有20個硬件宏的設(shè)計規(guī)劃工藝中引入AFP技術(shù)，Monterey的客戶可以有效地減小芯片的尺寸。

這項AFP技術(shù)可以集成到Cadence Design Systems、Synopsys和Magma Design Automation等公司的物理設(shè)計流中，且無需更改IP或庫。AFP技術(shù)的早期用戶證實該項技術(shù)在所有三種主要設(shè)計流中均可獲得相當(dāng)?shù)馁|(zhì)量效果，使芯片減小相當(dāng)?shù)某叽纭?BR>