1．若用TTL與非門74LS20實(shí)現(xiàn)Y=AB，則多余N74F32D輸入端如何處理？

   2．若用CMOS或門CD4072實(shí)現(xiàn)Y=A+B，則多余輸入端如何處理？

   3．在TTL門電路的外特性參數(shù)測(cè)試過(guò)程中，為什么輸入端懸空相當(dāng)于輸入高電平？

   組合邏輯電路設(shè)計(jì)

   實(shí)驗(yàn)?zāi)康?/span>

    1．掌握組合邏輯電路的分析與設(shè)計(jì)方法。

    2．學(xué)會(huì)電路故障的檢查與排除。

   實(shí)驗(yàn)原理

   組合邏輯電路，是指該電路在任一時(shí)刻的輸出狀態(tài)僅由該時(shí)刻的輸入信號(hào)決定，與電路在此信號(hào)輸入之前的狀態(tài)無(wú)關(guān)。組合電路通常由一些邏輯門構(gòu)成，而許多具有典型功能的組合電路已集成為商品電路。