結(jié)構(gòu)體是VHDL設(shè)計(jì)中最主要部分，它具體地指明了該基本設(shè)計(jì)單元的行為、元件及內(nèi)部的連接關(guān)系，也就是說它定義了設(shè)計(jì)單元具體的功能。 LB0003250A-1結(jié)構(gòu)體對(duì)其基本設(shè)計(jì)單元的輸入輸出關(guān)系可以用3種方式進(jìn)行描述，即行為描述（基本設(shè)計(jì)單元的數(shù)學(xué)模型描述）、寄存器傳輸描述（數(shù)據(jù)流描述）和結(jié)構(gòu)描述（邏輯元件連接描述）。不同的描述方式，只體現(xiàn)在描述語句上，而結(jié)構(gòu)體的結(jié)構(gòu)是完全一樣的。

   一個(gè)完整的、能被綜合實(shí)現(xiàn)的VHDL設(shè)計(jì)必須有一個(gè)實(shí)體和對(duì)應(yīng)的結(jié)構(gòu)體，一個(gè)實(shí)體可以對(duì)應(yīng)一個(gè)或多個(gè)結(jié)構(gòu)體，由于結(jié)構(gòu)體是對(duì)實(shí)體功能的具體描述，因此它一定要跟在實(shí)體的后面，通常先編譯實(shí)體后才能對(duì)結(jié)構(gòu)體進(jìn)行編譯。

   一個(gè)結(jié)構(gòu)體的具體結(jié)構(gòu)描述如下：

ARCHITECTURE<architecture_name結(jié)構(gòu)體名>OF<entity_name實(shí)體名>IS

。．結(jié)構(gòu)體聲明區(qū)域

一一聲明結(jié)構(gòu)體所用的內(nèi)部信號(hào)及數(shù)據(jù)類型

．．如果使用元件例化，則在此聲明所用的元件

   BEGIN  一一以下開始結(jié)構(gòu)體用于描述設(shè)計(jì)的功能

   --concurrent signal assignments并行語句信號(hào)賦值

   --processes進(jìn)程（順序語句描述設(shè)計(jì)）

  --component instantiations元件例化

    END<architeCture name結(jié)構(gòu)體名>

   結(jié)構(gòu)體名是對(duì)本結(jié)構(gòu)體的命名，它是該結(jié)構(gòu)體的唯一名稱，OF后面緊跟的實(shí)體名表明了該結(jié)構(gòu)體所對(duì)應(yīng)的是哪一個(gè)實(shí)體，用IS來結(jié)束結(jié)構(gòu)體的命名，結(jié)構(gòu)體的名稱可以由設(shè)計(jì)人員自由命名。