高乃介質(zhì)的另一個(gè)挑戰(zhàn)是yt的調(diào)節(jié)。多晶硅柵極可以通過(guò)不同的摻雜實(shí)現(xiàn)(P型和N型),金屬柵極則需要找到適合PMOS和NMOS的具有不同功函數(shù)的金屬材料。 JM38510/11201BCA不幸的是大多數(shù)柵極金屬材料在經(jīng)過(guò)源/漏高溫?zé)崽幚砗?功函數(shù)都會(huì)漂移到帶隙中問(wèn),從而失去V1調(diào)節(jié)的功用(詳述見(jiàn)金屬柵極章節(jié))。所以對(duì)于先柵極工藝,通常采用功函數(shù)位于帶隙中間的金屬(如TiN),而通過(guò)在高乃介質(zhì)上(或下)沉積不同的覆蓋層來(lái)調(diào)節(jié)V1。對(duì)NMOS,覆蓋層需要含有更加電正性的原子(L助O3),而對(duì)PMOS,覆蓋層需要含有更加電負(fù)性的原子(A12O3)。在高溫?zé)崽幚砗?覆蓋層會(huì)與高花介質(zhì)/界面層發(fā)生互混,在高虍介質(zhì)/界面層的界面上形成偶極子,從而起到V1調(diào)節(jié)的作用。圖4.11表示不同覆蓋層對(duì)平帶電壓的影響,可以看到這種方法對(duì)NMC)S的作用十分明顯(La2()3),而對(duì)PM()S,效果則不顯著 (A1203),而且由于A1203的乃值較低,PMOS的EOT也會(huì)受到影響。 采用覆蓋層對(duì)工藝的整合也是一個(gè)挑戰(zhàn),需要在PMOS和NMOS上分別沉積不同的厚度僅為1nm左右的覆蓋層,去除的同時(shí)叉不能對(duì)高慮介質(zhì)造成損傷,是十分困難的。

   覆蓋層的沉積主要有AI'D或物理氣相沉積(PVD)技術(shù)。PVD通常采用金屬沉積(I'a和AD后加氧化來(lái)實(shí)現(xiàn)。

   半導(dǎo)體絕緣介質(zhì)的填充

  隨著半導(dǎo)體技術(shù)的飛速發(fā)展,半導(dǎo)體器件的特征尺寸顯著減小,相應(yīng)地也對(duì)芯片制造工藝提出了更高的要求,其中一個(gè)具有挑戰(zhàn)性的難題就是絕緣介質(zhì)在各個(gè)薄膜層之間均勻無(wú)孔的填充,以提供充分有效的隔離保護(hù),包括淺槽隔離(shallow trencll isolauon)、金屬前絕緣層(pre_metal dielectric)、金屬層間絕緣層(inter-meta⒈dielecthc)等。

   高密度等離子體化學(xué)氣相沉積(HDP CVD)工藝自20世紀(jì)90年代中期開(kāi)始被先進(jìn)的芯片工廠采用以來(lái),以其卓越的填孔能力、穩(wěn)定的沉積質(zhì)量、可靠的電學(xué)特性等諸多優(yōu)點(diǎn)而迅速成為0.25um以下先進(jìn)I藝的主流。

   高密度等離子體化學(xué)氣相沉積工藝

   在HDP CVD工藝問(wèn)世之前,大多數(shù)芯片廠普遍采用等離子體增強(qiáng)化學(xué)氣相沉積(PE CVD)進(jìn)行絕緣介質(zhì)的填充。這種工藝對(duì)于大于0.8um的間隔具有良好的填孔效果,然而對(duì)于小于0.8um的間隔,用P:CVD工藝一步填充這么高的深寬比(定義為間隙的深度和寬度的比值)的間隔時(shí)會(huì)在間隔中部產(chǎn)生夾斷(pincl△off)和空穴(見(jiàn)圖4.12)。其他一些傳統(tǒng)CVD工藝,如常壓CVD(APCVD)和亞常壓CVD(SACVD)雖然可以提供對(duì)小至0.25um的間隔的無(wú)孔填充,但這些缺乏等離子體輔助沉積產(chǎn)生的膜會(huì)有低密度和吸潮性等缺點(diǎn),需要增加P:CVD薄膜對(duì)其進(jìn)行保護(hù),或者進(jìn)行后沉積處理(如退火回流

等)。這些工序的加人同樣提高了生產(chǎn)成本,增加了整個(gè)I藝流程的步驟和復(fù)雜性。為了同時(shí)滿足高深寬比間隙的填充和控制生產(chǎn)成本,誕生了HDP CVD工藝,它的特點(diǎn)在于,可以在同一個(gè)反應(yīng)腔中同步地進(jìn)行沉積和物理轟擊,從而實(shí)現(xiàn)絕緣介質(zhì)在溝槽中的bottom up生長(zhǎng)。