接口用0,35um CMOS工藝設(shè)計(jì)和制造,用本章參考文獻(xiàn)[⒛]提到的陀螺儀測(cè)試。圖5.41為一個(gè)感應(yīng)元件的掃描電子顯微鏡圖(SEM圖)。圖5.41為測(cè)試的檢測(cè)軸的頻率響應(yīng)。此外靠近15kHz的主諧振,能發(fā)現(xiàn)許多在寬頻率范圍內(nèi) 的寄生諧振模式,主要的模式大約在嚦kHz和300kHz。這些模式通常會(huì)在傳統(tǒng)超前補(bǔ)償環(huán)路有問(wèn)題,并且易于通過(guò)正反饋補(bǔ)償方案調(diào)整。

ADC102S101

   圖541 感應(yīng)元件的SEM圖(感應(yīng)元件包含兩個(gè)機(jī)械耦合的感應(yīng)系統(tǒng))為一個(gè)封裝好的感應(yīng)元件和讀出器ASIC的顯微照片。該接口有效面積為(0.8×0,4)mm2,在3.3Ⅴ和12Ⅴ時(shí)功耗低于1mw。⒓Ⅴ是用于高壓開(kāi)關(guān)電容的積分器(累加器)以產(chǎn)生靜電調(diào)諧電壓。大約⒛%的功率用于位置感應(yīng)前端,還有10%用在開(kāi)關(guān)電容過(guò)濾器。另外的10%是消耗在高壓開(kāi)關(guān)電容積分器,剩下的大約硐%用于在每個(gè)采樣周期的不同階段的感應(yīng)元件的檢測(cè)質(zhì)量塊和感應(yīng)節(jié)點(diǎn)轉(zhuǎn)換導(dǎo)致的C′損耗.

   額外的電路(不包括在1mW內(nèi))是一個(gè)常規(guī)的開(kāi)關(guān)電容充電積分器前端和檢測(cè)陀螺儀驅(qū)動(dòng)運(yùn)動(dòng)的緩沖區(qū):該數(shù)字模塊,其中包括數(shù)字ΣΔ調(diào)制器、數(shù)字π型過(guò)濾器、校準(zhǔn)信號(hào)合成器和解調(diào)器,都可以在Xilillx FPGA中實(shí)現(xiàn)。封裝好的陀螺儀和讀出器ASIC安裝在一個(gè)測(cè)試板上,其包括提供穩(wěn)定供給電壓的調(diào)節(jié)器、產(chǎn)生偏置電流的電位器以及驅(qū)動(dòng)FPGA的緩沖區(qū)。測(cè)試版安裝在一個(gè)速度表上以完成角速度的測(cè)量。比較了測(cè)量的輸出頻譜和分析預(yù)計(jì)的輸出頻譜。輸出頻譜整體的形狀和預(yù)計(jì)的描述函數(shù)模型很好地吻合。圖5。0~s為當(dāng)振幅為5.3°/s,在笏Hz正弦變化的角速度時(shí)測(cè)量的是否帶校準(zhǔn)的輸出頻譜。正弦速率信號(hào)顯示在驅(qū)動(dòng)頻率15.49kHz的調(diào)制振幅。頻譜分量由于科氏偏置量及正交誤差和驅(qū)動(dòng)頻率一致。在驅(qū)動(dòng)頻率偏置大約笏0Hz的頻譜成分是導(dǎo)頻。校準(zhǔn)防止在未校準(zhǔn)系統(tǒng)中固有的噪聲陷波的錯(cuò)位。