448510091delta=4e10;//給delta賦值

delta=2.13;

end

integer i;//定義一個(gè)整型變量i

initial

i=delta;//i得到的值是2(只將實(shí)數(shù)2.13的整數(shù)部分賦給i)

tme型變量主要用于存儲(chǔ)仿真的時(shí)間,它只存儲(chǔ)無符號(hào)數(shù)。每個(gè)time型

變量存儲(chǔ)一個(gè)至少64位的時(shí)間值。為了得到當(dāng)前的仿真時(shí)間,常調(diào)用系統(tǒng)函

數(shù)$ume。time型變量的應(yīng)用舉例如下:

time current time;//定義一個(gè)時(shí)間類型的變量current~time

initial

c urrent_time=$dme;//保存當(dāng)前的仿真時(shí)間到變量current~time中

module模塊名(端口名1,端口名2,端口名3,…);

端口類型說明(input,outouⅢnout);

參數(shù)定義(可選);

數(shù)據(jù)類型定義(wire,reg等);

說明部分

實(shí)例化低層模塊和基本門級(jí)元件;

連續(xù)賦值語句(assign);

過程塊結(jié)構(gòu)(inidal和always)

行為描述語句;

endmoduIe

其中,“模塊名”是模塊唯一的標(biāo)識(shí)符,圓括號(hào)中以逗號(hào)分隔列出的端口名是該模塊的輸人端口、輸出端口;在Ⅴerilog中, “端口類型說明”為input(輸入端口)、output(輸出端口)、inout(雙向端口)三者之一,凡是在模塊名后面圓括號(hào)中出現(xiàn)的端口名,都必須明確地說明其端口類型�！皡�(shù)定義”是將常量用符號(hào)常量代替,以增加程序的可讀性和可修改性,它是一個(gè)可選擇的語句�！皵�(shù)據(jù)類型定義”部分用來指定模塊內(nèi)所用的數(shù)據(jù)對(duì)象為寄存器類型還是連線類型。

接著要對(duì)該模塊完成的邏輯功能進(jìn)行描述,通�？梢允褂萌N不同風(fēng)格描

述電路的功能:一是使用實(shí)例化低層模塊的方法,.即調(diào)用其他已定義好的低層

模塊對(duì)整個(gè)電路的功能進(jìn)行描述,或者直接調(diào)用Ⅴerilog內(nèi)部基本門級(jí)元件描

述電路的結(jié)構(gòu),通常將這種方法稱為結(jié)構(gòu)描述方式;二是使用連續(xù)賦值語句對(duì)

電路的邏輯功能進(jìn)行描述,通常稱之為數(shù)據(jù)流描述方式,對(duì)組合邏輯電路建模

使用該方式特別方便;三是使用過程塊語句結(jié)構(gòu)(包括intial語句結(jié)構(gòu)和a⒈

ways語句結(jié)構(gòu)兩種)和比較抽象的高級(jí)程序語句對(duì)電路的邏輯功能進(jìn)行描述,

通常稱之為行為描述方式。行為描述側(cè)重于描述模塊的行為功能,不涉及實(shí)現(xiàn)

該模塊邏輯功能的詳細(xì)硬件電路結(jié)構(gòu)。行為描述方式是學(xué)習(xí)的重點(diǎn)。設(shè)計(jì)人員可以選用這三種方式中的任意一種或混合使用幾種描述電路的邏輯功能,并且在程序中排列的先后順序是任意的。這些描述方式將在4,6節(jié)、5,5節(jié)和6.6

節(jié)詳細(xì)介紹。除此之外,還有一種開關(guān)級(jí)描述方式,專門對(duì)MOs管構(gòu)成的邏輯電路進(jìn)行建模,將在3.7節(jié)中介紹。

圖2.3.2所示為一簡單數(shù)字邏輯電路,下面介紹該電路的Verilog模型。