IDT74FST3364Q例2.3.1是圖2,3,2所示電路的結(jié)構(gòu)描述方式。第1行以雙斜線(//)開(kāi)始a到本行結(jié)尾之間的文本是一個(gè)注釋,對(duì)se1這個(gè)電路進(jìn)行簡(jiǎn)單的說(shuō)明。第2行以關(guān)

鍵詞module開(kāi)始聲明了一個(gè)模塊,module后面跟有模塊名(mux2to1)和端bU3

口名(a、b、se1、。ut)列表。端口名列表給出了該模塊的輸人端口、輸出端口,端   圖2.3.2簡(jiǎn)單的門電路口用圓括號(hào)括起來(lái),多個(gè)端口之間以逗號(hào)進(jìn)行分隔。每一條語(yǔ)句以分號(hào)結(jié)尾。接著,以關(guān)鍵詞input和output定義了該模塊的輸人端口、輸出端口。端口的數(shù)據(jù)類型默認(rèn)為wire類型,此處將電路內(nèi)部的結(jié)點(diǎn)信號(hào)(selnot、a1、b1)定義為wire類型。電路的結(jié)構(gòu)(即邏輯功能)由Ⅴerilog內(nèi)部預(yù)定義的基本門級(jí)元件(not、and、or)進(jìn)行描述,每個(gè)門級(jí)元件后面包含一個(gè)調(diào)用名(U1、U2等)和由圓括號(hào)括起來(lái)、以逗號(hào)分隔的輸出端口以及輸入端口,Verilog規(guī)定輸出端口總是位于左邊的第1個(gè)位置,輸人端口跟在后面。例如,調(diào)用名為U4的或門輸出端口是out、輸入端口是a1和b1。調(diào)用名可以直接使用,不需要事先定義,并且調(diào)用基本門級(jí)元件時(shí),調(diào)用名可以省略。最后模塊以endmodule結(jié)尾(注意后面沒(méi)有分號(hào))。由于這個(gè)模塊描‘述了電路的邏輯功能,故將該模塊稱為設(shè)計(jì)塊。

對(duì)一個(gè)實(shí)際的門電路來(lái)說(shuō),信號(hào)從輸入端口傳到輸出端口存在著延時(shí),在使用HDL進(jìn)行邏輯功能仿真時(shí),說(shuō)明門電路的延時(shí)有時(shí)是必要的。有關(guān)這方面的內(nèi)容可參考文獻(xiàn)[11],本書作為Verilog方面的人門書籍,沒(méi)有介紹這方面的內(nèi)容。

邏輯功能的仿真與測(cè)試

一旦邏輯電路的設(shè)計(jì)塊完成后,接下來(lái)就要測(cè)試這個(gè)設(shè)計(jì)塊描述的邏輯功能是否正確。為此必須在輸人端口加入測(cè)試信號(hào),以便從輸出端口檢測(cè)其結(jié)果是否正確,這一過(guò)程常稱為搭建測(cè)試平臺(tái)①。根據(jù)仿真軟件的不同,搭建測(cè)試平臺(tái)的方法也不同,本書使用Quartus Ⅱ軟件(該軟件使用方法見(jiàn)附錄B)②進(jìn)行仿真,用該軟件以波形圖的方式建立一個(gè)矢量波形文件(擴(kuò)展名為.vwf)作為激勵(lì)信號(hào)。

對(duì)例2.3.1進(jìn)行仿真時(shí),首先進(jìn)人Quartus Ⅱ軟件,創(chuàng)建一個(gè)新的工程設(shè)計(jì)項(xiàng)目,并使用文本編輯器輸入源程序,再對(duì)該設(shè)計(jì)項(xiàng)目進(jìn)行編譯,然后使用波形編輯器創(chuàng)建一個(gè)新的矢量波形文件,最后進(jìn)行邏輯功能仿真,得到圖2,3.3所示的波形。由圖可知,在0~50 ns期間,由于se1=o,所以輸出out與輸人a相同;50~100 ns期間,由于se1=1,故輸出out與輸人b相同。分析表明該設(shè)計(jì)塊描述的邏輯功能是正確的。

① 系英文Test Bench的譯稱。

② Altera公司自行研制的軟件.為該公司生產(chǎn)的可編程邏輯器件提供了一ˉ個(gè)綜合開(kāi)發(fā)環(huán)境。