RNCF0805BTE215R TN管控制信號
發(fā)布時(shí)間:2019/10/12 17:53:32 訪問次數(shù):1352
RNCF0805BTE215RVerilog語言中用關(guān)鍵詞cm。s定義了基本傳輸門元件模型,它有一個(gè)輸出端、一個(gè)輸人端和兩個(gè)控制端,如圖3.1.26所示,習(xí)慣上也稱之為cmos開關(guān)。其用法如下:
cmos c1(輸出信號,輸人信號,TN管控制信號,TP管控制信號);
通常TN管控制信號和TP管控制信號彼此是互補(bǔ)的,當(dāng)TN管控制信號為1,Tp管控制信號為0時(shí),CMOs開關(guān)導(dǎo)通;如果TN管控制信號為0,TP管控制信號為1時(shí),CMOs開關(guān)的輸出呈現(xiàn)出高阻抗值z。CMOs開關(guān)的電源和地通常與MOS管的襯底相連,故調(diào)用cmos元件時(shí),不需要考慮電源與地的連接問題。調(diào)用名c1可以省略。
關(guān)鍵詞rcmos定義了傳輸門元件另一種模型,字母r說明傳輸門元件的輸入端和輸出端之間存在著電阻,當(dāng)信號通過時(shí)會(huì)造成幅度衰減。注意,Verilog語言中定義的兩種傳輸門元件信號是單向傳輸?shù)?與前面介紹的實(shí)際傳輸門元件存在一定差異。
圖3.1.27所示電路的Verilog模型如例3.7.2所示。程序中調(diào)用了一個(gè)在開關(guān)級自定義的下層模塊inverter,其調(diào)用名為v1(注意,調(diào)用下層模塊時(shí),調(diào)用名不能省略),完成反相的功能。還調(diào)用了兩個(gè)cmos開關(guān)元件,它們是Veril-og內(nèi)置的基本元件,故調(diào)用名被省略。
例3.7,2
//2-to-1 1multiplexer with CMOs switchs Fig.3.1.27
mlodule mymux2to1(X,Y,C,L);
input X, Y, c;
output L;
wire Cnot;
///instantiate inverter
invener v1(Cn。t,C);
//instantiate clrlos switch
c1mos(L,X,Cn。t,C);//(output,input,ncontrol,pcontro1)
cmos(L,Y,C,Cnot);
endmodule
//CMOs inverter Fig.3.1.8
module inverter(Vo,Ⅴi);
input Vi;
output Vo;
supply1Vdd;
supplyO GND;
pmos(Ⅴo,Vdd,Ⅴi); //(漏極,源極,控制柵極)
nm.os(Ⅴo,GND,Vi);
endnnodule

RNCF0805BTE215RVerilog語言中用關(guān)鍵詞cm。s定義了基本傳輸門元件模型,它有一個(gè)輸出端、一個(gè)輸人端和兩個(gè)控制端,如圖3.1.26所示,習(xí)慣上也稱之為cmos開關(guān)。其用法如下:
cmos c1(輸出信號,輸人信號,TN管控制信號,TP管控制信號);
通常TN管控制信號和TP管控制信號彼此是互補(bǔ)的,當(dāng)TN管控制信號為1,Tp管控制信號為0時(shí),CMOs開關(guān)導(dǎo)通;如果TN管控制信號為0,TP管控制信號為1時(shí),CMOs開關(guān)的輸出呈現(xiàn)出高阻抗值z。CMOs開關(guān)的電源和地通常與MOS管的襯底相連,故調(diào)用cmos元件時(shí),不需要考慮電源與地的連接問題。調(diào)用名c1可以省略。
關(guān)鍵詞rcmos定義了傳輸門元件另一種模型,字母r說明傳輸門元件的輸入端和輸出端之間存在著電阻,當(dāng)信號通過時(shí)會(huì)造成幅度衰減。注意,Verilog語言中定義的兩種傳輸門元件信號是單向傳輸?shù)?與前面介紹的實(shí)際傳輸門元件存在一定差異。
圖3.1.27所示電路的Verilog模型如例3.7.2所示。程序中調(diào)用了一個(gè)在開關(guān)級自定義的下層模塊inverter,其調(diào)用名為v1(注意,調(diào)用下層模塊時(shí),調(diào)用名不能省略),完成反相的功能。還調(diào)用了兩個(gè)cmos開關(guān)元件,它們是Veril-og內(nèi)置的基本元件,故調(diào)用名被省略。
例3.7,2
//2-to-1 1multiplexer with CMOs switchs Fig.3.1.27
mlodule mymux2to1(X,Y,C,L);
input X, Y, c;
output L;
wire Cnot;
///instantiate inverter
invener v1(Cn。t,C);
//instantiate clrlos switch
c1mos(L,X,Cn。t,C);//(output,input,ncontrol,pcontro1)
cmos(L,Y,C,Cnot);
endmodule
//CMOs inverter Fig.3.1.8
module inverter(Vo,Ⅴi);
input Vi;
output Vo;
supply1Vdd;
supplyO GND;
pmos(Ⅴo,Vdd,Ⅴi); //(漏極,源極,控制柵極)
nm.os(Ⅴo,GND,Vi);
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