SN74HC393NS邏輯電路如圖題4.4.32所示,試分析該電路的功能。

試用若干片74x283構成一個12位三進制加法器,畫出連接圖。此加法器能否用74x182構成超前進位的級聯方式,為什么?

試用若干片74LS182構成一個16位全超前進位產生器,畫出邏輯示意圖。

組合可編程邏輯器件

一個可編程邏輯陣列PLA電路如圖題4.5.1所示。試寫出輸出邏輯函數表式。

試用可編程邏輯陣列PLA實現下列邏輯函數,并考慮盡量減少乘積項數目。

LO(A,B,C) =∑(0,1,2,4)

L1(A,B,C) =∑(0,5,6,7)

試用圖4.5.10所示的可編程陣列邏輯PAL,實現表題4.5.3所示真值表給出的邏輯關系。

試用圖4.5.10所示的可編程陣列邏輯PAL,實現碼轉換電路 ,輸人為4位8421BCD碼 ,輸出為余3碼 。

用Verilog HDL描述組合邏輯電路

試根據圖4.4.2所示的4線-2線編碼器邏輯圖 ,寫出它的HDL門級描述 。

試根據圖4.4.26和圖4.4.27所示的數值比較器邏輯圖 ,使用自底向上的分層次設計方法 ,首先寫出1位數值比較器的Verilog HDL門級描述 ,然后再調用兩個1位比較器和基本門級元件組合成2位數值比較器 。

問下列運算的二進制值是多少?

reg[3;0]m;

m=4′ b1010; //{2{m||的二進制值是

假設 m=4′ b0101,按 要求填寫下列運算的結果 :

圖 4.4.9(a)所示是帶有使能控制端的3線－8線譯碼器的邏輯圖 ,試參考該圖寫出3線－8線譯碼器的verilog HDL數據流描述。

圖4.2.3(a)所示是一個碼制變換器 ,將輸人的格雷碼轉換成二進制碼輸出 ,試用Verilog HDL數據流方式描述該碼制變換器。

下面是用分層次方法設計的4位串行全加器程序。設計者首先完成了1位全加器 (模塊名為 ~1bitAdder)的 建模和仿真 ,結果是正確的 ;然后在頂層調用4個

1位全加器模塊組合成為4位全加器 (模塊名為~4bitAdder),結果編譯未能通過 ,試參照圖4.4.33所示組成框圖分析下列程序中存在的錯誤 ,并進行改正。

lmodule-4bitAdder(A,B,CiFl,sun1,Cout);