TPS76033DBV上述Js.、JⅡ和苫w是對(duì)輸入信號(hào)的時(shí)間要求,J山H和藝pHL是輸出信號(hào)的響應(yīng)

時(shí)間。在生產(chǎn)廠家提供的數(shù)據(jù)手冊(cè)中,都會(huì)給出這些時(shí)間關(guān)系的明確限度。對(duì)

于下面將介紹的CMOS八D鎖存器74HCT373,當(dāng)ycc=4.5V,r=25℃時(shí),要求Jw≥16 ns,rs.≥12 ns,莎Ⅱ≥4 ns,而fpHL和JpLH的典型值為16ns。

在設(shè)計(jì)工作中對(duì)電路的動(dòng)態(tài)特性必須予以充分重視。若不遵守對(duì)輸入信號(hào)的時(shí)間要求,則可能出現(xiàn)錯(cuò)誤的邏輯輸出;而電路輸出的延遲,將對(duì)后面被驅(qū)動(dòng)電路的時(shí)間特性產(chǎn)生影響。通常對(duì)上述時(shí)間關(guān)系,要留有充分的余地,特別是電路工作在接近定時(shí)極限的高頻條件下更要注意,否則電路長(zhǎng)期工作中會(huì)發(fā)生原因難以查明的偶發(fā)性邏輯錯(cuò)誤,或因環(huán)境條件改變(如溫度變化)而出現(xiàn)工作不穩(wěn)定的情況。

典型集成電路,圖5.2.14所示為中規(guī)模集成的CMOs八D鎖存器74HC/HCT373的內(nèi)部邏輯電路圖,其核心電路是8個(gè)如圖5,2.11(a)所示的傳輸門控D鎖存器。8

個(gè)鎖存器共用同一對(duì)互補(bǔ)的門控信號(hào)C和C,這對(duì)門控信號(hào)又由鎖存使能信號(hào)LE驅(qū)動(dòng)。當(dāng)LE為高電平時(shí)允許所有D鎖存器動(dòng)作,更新它們的狀態(tài);低電平時(shí)則保持8位數(shù)據(jù)不變。8個(gè)D鎖存器輸出端都帶有三態(tài)門,當(dāng)輸出三態(tài)門使能信號(hào)0E為低電平時(shí),三態(tài)門有效,輸出鎖存的信號(hào);當(dāng)0E為高電平時(shí),輸出處于高阻狀態(tài)。這種三態(tài)輸出電路,一方面使鎖存器與輸出負(fù)載得到有效隔離,更重要的是使74HC/HCT373可以方便地應(yīng)用于微處理機(jī)或計(jì)算機(jī)的總線傳輸電路。

第5章和第6章所引用的典型集成電路資料均根據(jù)PhllllJs Semiconductors公司網(wǎng)站(www.semiconductors philips.com)上所提供的Data shect,謹(jǐn)此致謝.