UPD65808GL-E05-NMU構(gòu)成類似于圖5.1.2所示的雙穩(wěn)態(tài)電路,如圖5.2.11(c)所示。由于G1、G2輸人端存在的分布電容對(duì)邏輯電平有暫短的保持作用,此時(shí),電路將被鎖定在E信號(hào)由1變0前瞬間D信號(hào)所確定的狀態(tài)。讀者可用表5,2.3來(lái)驗(yàn)證圖5.2.11(a)所示電路的邏輯功能。由于邏輯功能完全相同,所以傳輸門控D鎖存器的邏輯符號(hào)仍如圖5.2.10(b)所示。

圖5.2.11 傳輸門控D鎖存器，電路結(jié)構(gòu) (b)E=1時(shí)的等效電路，E=0時(shí)的等效電路，例5,2,4 圖5.2.11(a)所示電路的輸入信號(hào)D、E的波形如圖5.2.12虛線上邊所示,畫出O和口的輸出波形。

解:根據(jù)圖5.2.11(b)、(c),每當(dāng)E=1時(shí),o端波形跟隨D端變化,當(dāng)E跳變?yōu)?時(shí),鎖存器保持在跳變前瞬間的狀態(tài),可以畫出Q和口波形,如圖5.2.12虛線下邊所示。

圖5.2.12 例5.2.4的波形,3.D鎖存器的動(dòng)態(tài)特性定時(shí)圖是表達(dá)時(shí)序電路動(dòng)態(tài)特性的工具之一,它表達(dá)了電路動(dòng)作過(guò)程中,對(duì)各輸入信號(hào)的時(shí)間要求以及輸出對(duì)輸入信號(hào)的響應(yīng)時(shí)間。圖5.2.13所示是D鎖存器的定時(shí)圖,對(duì)圖5,2.10(a)和圖5.2.11(a)的電路都是適用的,只是具體參數(shù)值有所差異。下面對(duì)參數(shù)進(jìn)行說(shuō)明。

建立時(shí)間Jsu,數(shù)據(jù)信號(hào)D應(yīng)在門控信號(hào)E下D降沿到來(lái)之前建立起來(lái),才能保證正確地鎖存。Jsu表示D信號(hào)對(duì)E下降沿的最少時(shí)間提前量。

保持時(shí)間tH

在E電平下降后,D信號(hào)不允許立即撤除,否則不能確保數(shù)據(jù)的鎖存。莎Ⅱ表示D信號(hào)電平在E電平下降后需要繼續(xù)保持的最少時(shí)間。

脈沖寬度tw

為保證D信號(hào)正確傳送到Q和回,要求E信號(hào)高電平脈沖的最小寬度。

傳輸延遲時(shí)間tpLH和rpHL

指D信號(hào)和E信號(hào)共同作用后,0(或口)端響應(yīng)的最大延遲時(shí)間。tpLH是輸出從低電平到高電平的延遲時(shí)間,rpⅢ則是高電平到低電平的延遲時(shí)間。對(duì)于TTL電路,tpLH一般大于rpHL而對(duì)于各CMOS電路系列,則二者相差無(wú)幾或相同。