增加乘積項以避免互補項相加,對于圖4.3.3(a)所示的邏輯電路,可以根據(jù)常用恒等式增加乘積項,將輸出邏達(dá)u=AC+BC變?yōu)長=A+BC+4.3.4卡諾圖所示。

對應(yīng)的邏輯電路示。當(dāng)A=有z;=C+C+1,不亦為1,補項相加的情況。而1,使G4輸出化對輸出狀態(tài)競爭冒險3,￡=/C+BC+/B.

圖4.3,4 增加了乘積項⒕B的卡諾圖,增加了乘積項B的邏輯電路.

輸出端并聯(lián)電容器,如果邏輯電路在較慢速度下工作,為了消去競爭冒險產(chǎn)生的干擾窄脈沖,4.3.6(b)所示的輸出波形。顯然,電  圖4,3.6并聯(lián)電容器消去競爭冒險容對窄脈沖起到平波的作用,使輸出(a)電路(b)輸出波形、端不會出現(xiàn)邏輯錯誤,但同時也使輸出波形上升沿或下降沿變得緩慢。以上介紹了產(chǎn)生競爭冒險的原因和克服競爭冒險的方法�，F(xiàn)代數(shù)字電路或數(shù)字系統(tǒng)的分析與設(shè)計,可以借助計算機進(jìn)行時序仿真,檢查電路是否存在競爭冒險現(xiàn)象。仿真時,由于邏輯門電路的傳輸延遲時間是采用軟件設(shè)定的標(biāo)準(zhǔn)值或設(shè)計者自行設(shè)定的值,與電路的實際工作情況有差異,最終要在實驗中檢查驗證。因此,要能很好地解決這一問題,還必須在實踐中積累和總結(jié)經(jīng)驗。

組合邏輯電路,可以在輸出端并聯(lián)一濾波電容,其容量為4~20 pF之間,如圖4.3.6(a)所示,R。是邏輯門電路的輸出電阻。若在圖4.3.3(a)所示電路的輸出端并聯(lián)電容C,當(dāng)A=B=1,C的波形與圖4.3.3相同的情況下,得到如圖用反變量表示,由真值表可以得到如下邏輯表達(dá)式

yl=Jorl幾r3+rorl roJ3

yo=rOri r2+ror1JoJ3

根據(jù)邏輯表達(dá)式畫出邏輯圖,如圖4,4.2所示。

圖4.4,2 4線2線編碼器邏輯圖

上述編碼器存在一個問題,如果幾~J3中有2個或2個以上的取值同時為1,輸出會出現(xiàn)錯誤編碼。例如,幾和r3同時為1時,yl‰為00,此時輸出既不是對r2或幾的編碼,更不是對幾的編碼。而實際應(yīng)用中,經(jīng)常會遇到兩個以上的輸入同時為1的情況。例如在例4.2.1中,特快、直快和慢車可能會同時請求進(jìn)站,但指示列車進(jìn)站的邏輯電路只能響應(yīng)其中一個請求。因此,必須根據(jù)輕重緩急,規(guī)定好這些控制對象允許操作的先后次序,即優(yōu)先級別。別這類請求信號的優(yōu)先級別并進(jìn)行編碼的邏輯部件稱為優(yōu)先編碼器。

優(yōu)先編碼器,4線2線優(yōu)先編碼器的功能表如表4.4.2所示。由表4,4.2可知幾~r3的優(yōu)先級別。例如,對于r。,只有當(dāng)r1、f2、r3均為0,即均無有效電平輸入,且?guī)诪?時,輸出為00。對于r3,無論其他3個輸入是否為有效電平輸人,輸出均為11。由此可知f3的優(yōu)先級別高于幾的優(yōu)先級別,且這4個輸入的優(yōu)先級別的高低次序依次為了3、r2、f1、fO。優(yōu)先編碼器允許2個.

表4.4.2 4線一2線優(yōu)先編碼器真值表

以上的輸人同時為1,但只對優(yōu)先級別比較高的輸入進(jìn)行編碼。由表4.4.2可以得出該優(yōu)先編碼器的邏輯表達(dá)式為組合邏輯電路,表4.4,1 4線2線編碼器真值表.

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