與CMOS技術(shù)相比，LVDS具備一些明顯優(yōu)勢。它可以在低電壓信號(約350 mV)下工作，并且為差分而非單端。低壓擺幅具有較快的切換時間，可以減少EMI問題。差分這一特性可以帶來共模抑制的好處。這意味著耦合到信號的噪聲對兩個信號路徑均為共模，大部分都可被差分接收器消除。

LVDS中的阻抗必須更加嚴(yán)格控制。在LVDS中，負載阻抗應(yīng)約為100 Ω，通常通過LVDS接收器上的并聯(lián)端接電阻實現(xiàn)。此外，LVDS信號還應(yīng)采用受控阻抗傳輸線進行傳輸。差分阻抗保持在100 Ω時，所需的單端阻抗為50 Ω。為典型LVDS輸出驅(qū)動器。

LVDS輸出驅(qū)動器拓撲結(jié)構(gòu)，電路工作時輸出電源會產(chǎn)生固定的直流負載電流。這可以避免輸出邏輯狀態(tài)躍遷時典型CMOS輸出驅(qū)動器中出現(xiàn)的電流尖峰。電路中的標(biāo)稱源電流/吸電流設(shè)為3.5 mA，使得端接電阻100 Ω時典型輸出電壓擺幅為350 mV。電路的共模電平通常設(shè)為1.2 V，兼容3.3 V、2.5V和1.8 V電源電壓。

工作速度高達6.375 Gbps，差分電平標(biāo)稱值為800 mV，共模電平約為1.0 V。在高于6.375 Gbps且低于12.5 Gbps的速度下工作時，差分電平額定值為400 mV，共模電平仍約為1.0 V。隨著轉(zhuǎn)換器速度和分辨率增加，CML輸出需要合適類型的驅(qū)動器提供必要速度，以滿足各種應(yīng)用中轉(zhuǎn)換器的技術(shù)需求。

每種數(shù)字輸出驅(qū)動器都有時序關(guān)系，需要密切監(jiān)控。由于CMOS和LVDS有多種數(shù)據(jù)輸出，因此必須注意信號的路由路徑，以盡量減小偏斜。如果差別過大，可能就無法在接收器上實現(xiàn)合適的時序。此外，時鐘信號也需要通過路由傳輸，并與數(shù)據(jù)輸出保持一致。時鐘輸出和數(shù)據(jù)輸出之間的路由路徑也必須格外注意，以確保偏斜不會太大。

速度和分辨率不斷增加，數(shù)字輸出驅(qū)動器也不斷演變發(fā)展，以滿足數(shù)據(jù)傳輸需求。隨著轉(zhuǎn)換器中的數(shù)字輸出接口轉(zhuǎn)換為串行數(shù)據(jù)傳輸，CML輸出越來越普及。但是，目前的設(shè)計中仍然會用到CMOS和LVDS數(shù)字輸出。每種數(shù)字輸出都有最適合的應(yīng)用。每種輸出都面臨著挑戰(zhàn)，必須考慮到一些設(shè)計問題，且各有所長。

在采樣速度小于200 Msps的轉(zhuǎn)換器中，CMOS仍然是一種合適的技術(shù)。當(dāng)采樣速率增加到200 MSPS以上時，與CMOS相比，LVDS在許多應(yīng)用中更加可行。為了進一步增加效率、降低功耗、減小封裝尺寸，CML驅(qū)動器可與JESD204之類的串行數(shù)據(jù)接口配合使用。