單片機(jī)多機(jī)冗余設(shè)計(jì)及控制模塊的VHDL語(yǔ)言描述
發(fā)布時(shí)間:2007/9/11 0:00:00 訪(fǎng)問(wèn)次數(shù):563
摘要：以三個(gè)單片機(jī)組成的系統(tǒng)為例介紹一種單片機(jī)多機(jī)冗余容錯(cuò)設(shè)計(jì)。闡述設(shè)計(jì)中關(guān)鍵的時(shí)鐘同步技術(shù)和總線(xiàn)仲裁方法，給出控制模塊的VHDL語(yǔ)言描述。
關(guān)鍵詞：單片機(jī) 冗余容錯(cuò) 時(shí)鐘 總線(xiàn) VHDL
本文提出一種表決式單片機(jī)多機(jī)冗余設(shè)計(jì)方案。該方案不同于中央系統(tǒng)的多機(jī)冗余設(shè)計(jì)。大規(guī)模系統(tǒng)冗余大多采用完善而復(fù)雜的機(jī)間通訊協(xié)議實(shí)現(xiàn)系統(tǒng)重構(gòu)，不太注重系統(tǒng)的實(shí)時(shí)性。本方案結(jié)構(gòu)簡(jiǎn)單，易于實(shí)現(xiàn)，具有極強(qiáng)的實(shí)時(shí)性，沒(méi)有電子開(kāi)關(guān)切換總線(xiàn)的咔嗒聲輸出。單片機(jī)價(jià)格低廉、功能靈活，也使得該設(shè)計(jì)在類(lèi)似儀器儀表的小系統(tǒng)中的運(yùn)用成為可能。
1 設(shè)計(jì)原理
設(shè)計(jì)結(jié)構(gòu)如圖1所示。完成整個(gè)冗余設(shè)計(jì)的電路被置于一個(gè)核心控制模塊中，如果該模塊以FPGA實(shí)現(xiàn)也就是一塊芯片。圖1中單片機(jī)1、2、3被假定為冗余的三個(gè)單片機(jī)，它們的輸入總線(xiàn)并聯(lián)，接收核心控制模塊中輸入緩沖的輸出。輸出總線(xiàn)分別接到模塊的輸出總線(xiàn)仲裁器。核心控制模塊包括輸入緩沖、輸出總線(xiàn)仲裁、電源控制、時(shí)鐘產(chǎn)生、復(fù)位電路和報(bào)警控制輸出六個(gè)部分。
1.1 輸入緩沖
為了消除輸入端并聯(lián)輸入阻抗帶來(lái)的影響，在輸入端增加了一級(jí)緩沖器，減小外圍電路的影響。采用輸入緩沖，可以實(shí)現(xiàn)單片機(jī)和外圍電路的輸入隔離。
1.2 輸出總線(xiàn)仲裁
該總線(xiàn)仲裁是建立在所有單片機(jī)在時(shí)鐘級(jí)上同步的基礎(chǔ)上，通常采用總線(xiàn)表決法。即相同輸出總線(xiàn)上的值作為仲裁的結(jié)構(gòu)輸出，不同輸出總線(xiàn)被當(dāng)作出錯(cuò)而封止，所有的輸出皆不相同同是失敗狀態(tài)，無(wú)表決輸出。表決的實(shí)現(xiàn)當(dāng)然不能采用軟件比較，以三個(gè)單片機(jī)系統(tǒng)的一位為例介紹表決方法。假設(shè)位輸入變量X1、X2、X3，輸出Q，狀態(tài)指示：正常N、X1出錯(cuò)E1、X2出錯(cuò)E2、X3出錯(cuò)E3。真值表如表1所示，位仲裁單元如圖2所示。
表1 真值表
| X1 | X2 | X3 | Q | E1 | E2 | E3 |
| 0 | 0 | 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 0 | 0 | 0 | 1 |
| 0 | 1 | 0 |
摘要：以三個(gè)單片機(jī)組成的系統(tǒng)為例介紹一種單片機(jī)多機(jī)冗余容錯(cuò)設(shè)計(jì)。闡述設(shè)計(jì)中關(guān)鍵的時(shí)鐘同步技術(shù)和總線(xiàn)仲裁方法，給出控制模塊的VHDL語(yǔ)言描述。 關(guān)鍵詞：單片機(jī) 冗余容錯(cuò) 時(shí)鐘 總線(xiàn) VHDL 本文提出一種表決式單片機(jī)多機(jī)冗余設(shè)計(jì)方案。該方案不同于中央系統(tǒng)的多機(jī)冗余設(shè)計(jì)。大規(guī)模系統(tǒng)冗余大多采用完善而復(fù)雜的機(jī)間通訊協(xié)議實(shí)現(xiàn)系統(tǒng)重構(gòu)，不太注重系統(tǒng)的實(shí)時(shí)性。本方案結(jié)構(gòu)簡(jiǎn)單，易于實(shí)現(xiàn)，具有極強(qiáng)的實(shí)時(shí)性，沒(méi)有電子開(kāi)關(guān)切換總線(xiàn)的咔嗒聲輸出。單片機(jī)價(jià)格低廉、功能靈活，也使得該設(shè)計(jì)在類(lèi)似儀器儀表的小系統(tǒng)中的運(yùn)用成為可能。 1 設(shè)計(jì)原理 設(shè)計(jì)結(jié)構(gòu)如圖1所示。完成整個(gè)冗余設(shè)計(jì)的電路被置于一個(gè)核心控制模塊中，如果該模塊以FPGA實(shí)現(xiàn)也就是一塊芯片。圖1中單片機(jī)1、2、3被假定為冗余的三個(gè)單片機(jī)，它們的輸入總線(xiàn)并聯(lián)，接收核心控制模塊中輸入緩沖的輸出。輸出總線(xiàn)分別接到模塊的輸出總線(xiàn)仲裁器。核心控制模塊包括輸入緩沖、輸出總線(xiàn)仲裁、電源控制、時(shí)鐘產(chǎn)生、復(fù)位電路和報(bào)警控制輸出六個(gè)部分。 1.1 輸入緩沖 為了消除輸入端并聯(lián)輸入阻抗帶來(lái)的影響，在輸入端增加了一級(jí)緩沖器，減小外圍電路的影響。采用輸入緩沖，可以實(shí)現(xiàn)單片機(jī)和外圍電路的輸入隔離。 1.2 輸出總線(xiàn)仲裁 該總線(xiàn)仲裁是建立在所有單片機(jī)在時(shí)鐘級(jí)上同步的基礎(chǔ)上，通常采用總線(xiàn)表決法。即相同輸出總線(xiàn)上的值作為仲裁的結(jié)構(gòu)輸出，不同輸出總線(xiàn)被當(dāng)作出錯(cuò)而封止，所有的輸出皆不相同同是失敗狀態(tài)，無(wú)表決輸出。表決的實(shí)現(xiàn)當(dāng)然不能采用軟件比較，以三個(gè)單片機(jī)系統(tǒng)的一位為例介紹表決方法。假設(shè)位輸入變量X1、X2、X3，輸出Q，狀態(tài)指示：正常N、X1出錯(cuò)E1、X2出錯(cuò)E2、X3出錯(cuò)E3。真值表如表1所示，位仲裁單元如圖2所示。 |
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