1采樣方法比較

    對三相電壓、電流6路模擬量進(jìn)行數(shù)據(jù)采集時(shí)，一般有兩種方法：①同相電壓電流交替采樣法：在被測信號的一個(gè)周期內(nèi)，采樣256點(diǎn)，其中128個(gè)奇數(shù)點(diǎn)為電壓采樣點(diǎn)；128個(gè)偶數(shù)點(diǎn)為電流采樣點(diǎn)。采電壓和采電流的時(shí)差為δt=t/256(t為被測信號周期)。由δt引起的同相電壓電流的相位誤差為δui=360*f*n*δt(度)。式中f——被測信號頻率，n——諧波次數(shù)。由上式可知相位誤差隨時(shí)差δt、諧波次數(shù)n增大而增大，這是造成相位差存在并且不一致的根本原因。另外還有一個(gè)原因，當(dāng)電網(wǎng)頻率畸變時(shí)，由于采樣是定時(shí)采樣，不能跟隨頻率變化，也會造成測量誤差。②同相電壓電流整周期同步采樣法：同相電壓、電流采取的是同步采樣，分時(shí)傳輸?shù)姆椒�。這樣，就不存在時(shí)差問題，相位差也就不存在；對于電網(wǎng)頻率畸變的問題，常用的方法是鎖相環(huán)技術(shù)。它是通過對電網(wǎng)電壓信號取樣進(jìn)行帶通濾波，提取出電網(wǎng)基波信號，然后進(jìn)行整形處理，獲得與基波信號頻率一致的方波信號，將它進(jìn)行鎖相倍頻，獲得輸出頻率為f0=n*fi的方波信號，以此作為整周期同步采樣脈沖信號。由此，采樣間隔也就隨被測信號的頻率變化而相應(yīng)變化，但是，這又增加了硬件的開銷。在本設(shè)計(jì)中，采用的是整周期同步采樣方法：由cpld和單片機(jī)配合產(chǎn)生符合要求的整周期同步采樣脈沖信號。

    2工作原理及硬件構(gòu)成

    2.1系統(tǒng)的工作原理

    首先讓被測信號經(jīng)過抗混疊低通濾波器電路進(jìn)行預(yù)處理，對其中1路信號通過測頻模塊進(jìn)行精確的頻率測量，把頻率參數(shù)傳輸?shù)絾纹瑱C(jī)，由其通過運(yùn)算確定分頻系數(shù)，然后，回送到cpld的總控制器中，總控制器由此產(chǎn)生采樣脈沖信號。在采樣過程中，對于同相電壓、電流信號采用的是同步保持，通過多路開關(guān)分時(shí)采樣。其中，3路采樣保持器的控制信號ca，cb，cc，多路開關(guān)的地址選通信號a1，a2，a3由cpld控制產(chǎn)生。把選通的1路信號送入ad開始轉(zhuǎn)換，并檢測轉(zhuǎn)換結(jié)束信號。當(dāng)一次ad轉(zhuǎn)換結(jié)束時(shí)，通過ram地址發(fā)生器產(chǎn)生的地址和讀寫控制時(shí)序，把a(bǔ)d轉(zhuǎn)換的結(jié)果直接送入雙口ram存儲。然后，進(jìn)行下一次采樣。當(dāng)a相信號采樣完成后，就順序采樣b相、c相信號。本設(shè)計(jì)中的mcs?51單片機(jī)主要負(fù)責(zé)運(yùn)算及人機(jī)接口的管理，這將大大提高整個(gè)系統(tǒng)的運(yùn)行效率，提高了運(yùn)算的精度，又兼顧了運(yùn)算的響應(yīng)速度。

    2.2主要硬件的選擇

    由于cpld是高速器件，所以在采樣頻率很高的時(shí)候，多路開關(guān)和ad轉(zhuǎn)換器就成為制約采樣頻率的主要因素。當(dāng)采樣頻率達(dá)到兆級的時(shí)候，ram的存儲速度又成為了另外一個(gè)制約因素。

    在本設(shè)計(jì)中，要求分析的諧波次數(shù)達(dá)到50次，被測信號在45hz～55hz范圍內(nèi)，頻率自動跟隨。根據(jù)香農(nóng)定理知：采樣頻率應(yīng)該大于或者等于被測信號頻率的2倍。要求每個(gè)周期采樣128點(diǎn)，這樣總的采樣頻率為f=128*55*2=14.08khz，所以采樣周期為t=1/fs=71.02μs。采樣保持器選擇ad582，它是反饋型結(jié)構(gòu)，在精度要求不高(≤0.1％)而速度要求較高時(shí)，可選用ch=1000pf，捕捉時(shí)間tac≤6μs。多路開關(guān)選用max382，它開關(guān)速度快，在雙電源，連續(xù)供電工作方式下，典型開關(guān)時(shí)間在100ns左右。它的主要特點(diǎn)是：工作電壓低、通道電阻小(≤100ω)、具有數(shù)字輸入鎖存、ttl/cmos電平兼容、具有esd靜電保護(hù)功能等。adc轉(zhuǎn)換器選用max172，該芯片是5v電源供電的12位模數(shù)轉(zhuǎn)換芯片，cmos工藝制造，速度快，轉(zhuǎn)換時(shí)間為10μs，具有基準(zhǔn)源，外接時(shí)鐘，頻率要求為1.25mhz。

    2.3cpld器件簡介

    在本設(shè)計(jì)中選用的是ep1k100qc208-3，它是altera公司推出的acex1k系列下的一款fpga芯片。上電時(shí)需要重新對芯片進(jìn)行配置。片內(nèi)有100，000可用門，有4，992個(gè)邏輯單元，內(nèi)嵌12個(gè)eab。每個(gè)eab的容量為512byte，可以非常方便地構(gòu)造ram、rom、fifo或雙口ram等功能。本設(shè)計(jì)中6kb的雙口ram正是基于此構(gòu)建的。其有208個(gè)管腳，可用i/o管腳數(shù)為147個(gè)。

    3cpld內(nèi)部電路實(shí)現(xiàn)

    本設(shè)計(jì)的軟件是在max+plusii10.2下完成的，頂層文件是*.gdf圖形文件，低層用ahdl硬件