本文詳細(xì)描述了sip的各種系統(tǒng)級設(shè)計(jì)方法和各自的應(yīng)用領(lǐng)域，包括堆疊式芯片結(jié)構(gòu)、相鄰解決方案、芯片疊加技術(shù)(coc)以及三維通孔堆疊式結(jié)構(gòu)。

    蜂窩電話和數(shù)碼相機(jī)的迅速普及以及它們對小型半導(dǎo)體封裝尺寸的要求使得系統(tǒng)級封裝(sip)解決方案變得越來越流行。但sip的優(yōu)勢不僅僅在尺寸方面。因?yàn)槊總�功能芯片都可以單獨(dú)開發(fā)，而系統(tǒng)級芯片(soc)必須作為大型的單芯片設(shè)計(jì)來開發(fā)，因此sip具有比soc更快的開發(fā)速度和更低的開發(fā)成本。

    早在2001年，sip解決方案就建立在了功能芯片的基礎(chǔ)上，這些功能芯片針對單芯片封裝經(jīng)過驗(yàn)證、設(shè)計(jì)和嘗試。但由于這些功能芯片原本是為芯片級封裝而設(shè)計(jì)，這樣的解決方案在sip開發(fā)中會產(chǎn)生嚴(yán)重的問題。因?yàn)楫?dāng)兩個芯片進(jìn)行堆疊時，它們的焊點(diǎn)經(jīng)常無法對齊。有時對應(yīng)的焊點(diǎn)會位于這兩個芯片相對的兩側(cè)，此時需要通過插入器進(jìn)行信號布線。

    通過多層封裝插入器完成的信號連接有很大的缺陷。由于走線長度的增加，信號完整性會降低。另外，封裝插入器的成本也很高。為了克服這些缺點(diǎn)，設(shè)計(jì)工程師開發(fā)出了焊點(diǎn)位置適合更短走線連接的sip芯片。例如，存儲器接口焊點(diǎn)放在邏輯芯片的上側(cè)和下側(cè)，連接到外部引腳的信號焊點(diǎn)放在左右兩側(cè)。如果存儲器芯片是長方形的，可以將焊點(diǎn)移到長度較短的兩條邊上。然后就可以沿一個方向?qū)⑦壿嬓酒痛鎯ζ餍酒询B起來，將存儲器芯片的短邊連接到具有存儲器接口焊點(diǎn)的邏輯芯片的上下兩側(cè)。

    另外，當(dāng)需要整合用不同晶圓工藝和不同代的加工工藝生產(chǎn)出來的芯片時，廣泛使用相鄰sip封裝技術(shù)。例如，在汽車應(yīng)用中的相鄰sip就可能包含了采用邏輯晶圓制造工藝生產(chǎn)的信號處理器和采用模擬晶圓制造工藝生產(chǎn)的實(shí)際驅(qū)動器芯片。在這種情況下，可以用新一代晶圓工藝改善信號處理器的性能和成本，而驅(qū)動器芯片仍保持使用穩(wěn)定的晶圓工藝，因?yàn)樗枰L期工作在12v電壓下。由于新一代工藝不能處理更高的電壓，這時sip就成了這種芯片組合的最佳候選方法。

    圖：為了滿足移動設(shè)備的性能、功耗和尺寸的要求，芯片疊加(coc)方法不再采用金線連接，而是采用凸塊連接方式。

    同時提供模擬和數(shù)字功能的封裝解決方案還會引起另外一個問題。如果模擬芯片包含信號輸入接收器或輸出驅(qū)動器功能，那么信號、幅度和極性首先要受數(shù)字芯片控制，然后通過模擬芯片。這種組合通常是一種串行連接，通常模擬芯片尺寸要小于數(shù)字芯片。如果這些整合使用堆疊式芯片結(jié)構(gòu)，那么模擬芯片應(yīng)放在數(shù)字芯片上面。

    信號會從數(shù)字芯片焊點(diǎn)出來，通過與封裝插入器相連接的信號線經(jīng)過模擬芯片，這樣信號就可以在模擬和數(shù)字芯片間傳輸。此時相鄰sip是更好的選擇。

    芯片疊加技術(shù)

    相鄰sip解決方案看起來很象以前的微型多芯片模塊，但原始單芯片性能的提高要求增加子芯片。sip中芯片堆疊的想法最初來自于縮小整體封裝尺寸的要求。可以將數(shù)碼相機(jī)當(dāng)作近來同時要求高性能和小尺寸的典型應(yīng)用例子。目前流行的數(shù)碼相機(jī)通常具有500萬像素傳感器，但幾年前典型的傳感器只有100萬像素，也即這幾年來要求的性能提高了五倍，同時要求降低所需功耗，確保目前數(shù)字相機(jī)有更長的電池壽命。為了滿足這些看似矛盾的要求，許多公司開發(fā)出了芯片疊加(coc)技術(shù)。采用這種技術(shù)后，在邏輯和存儲器芯片之間不再采用金線連接，而是采用凸塊連接方式。

    由于邏輯芯片和存儲器之間沒有金線連接，因此信號數(shù)據(jù)傳輸速度能夠變得更快。coc方法也能降低功耗，并具有專用i/o緩沖。一般的雙倍數(shù)據(jù)速率存儲器總線上每個信號管腳焊點(diǎn)要求2.5v信號擺幅、50ma最大電流和125mw最大功率。當(dāng)使用專用i/o緩沖時，與傳統(tǒng)130nm供電電壓相同的1.2v信號擺幅將成為合適的選擇。

    由于i/o緩沖負(fù)載只是點(diǎn)到點(diǎn)連接，因此可能只使用十分之一的電流。最終，工作頻率可以提高五倍，電壓降低一半，電流降到十分之一，功耗只有四分之一。另外一個額外好處是芯片尺寸將變得更小。

    隨著用于邏輯芯片的新一代晶圓工藝的發(fā)展以及對更多存儲容量需求的增長，存儲器芯片尺寸看起來將超過邏輯芯片尺寸。這意味著將沒有裸露的焊點(diǎn)區(qū)域可以用來建立外部管腳用的連接。超先進(jìn)電子技術(shù)協(xié)會(asaet)定義的三維通孔堆疊結(jié)構(gòu)可以解決這個問題。由于采用這種技術(shù)后會使邏輯芯片和堆疊存儲器芯片在三維通孔基底中建立很