摘　要：針對直接數(shù)字頻率合成（dds）和集成鎖相環(huán)（pll）技術(shù)的特性，提出了一種新的dds激勵pll系統(tǒng)頻率合成時鐘發(fā)生器方案。分析了頻率合成系統(tǒng)相位噪聲和雜散抑制的方法，介紹了主要器件ad9854和adf4106的性能。
　　關(guān)鍵詞：直接數(shù)字頻率合成；鎖相環(huán)；相位噪聲；雜散抑制

　　1　引言

　　高性能合成頻率廣泛應(yīng)用在現(xiàn)代通信、雷達和電子測量等技術(shù)領(lǐng)域中。頻率合成方法主要有3種：

　　(1)直接合成法，他利用混頻器、倍頻器、分頻器和帶通濾波器完成對頻率的算術(shù)運算。

　　(2)應(yīng)用鎖相環(huán)pll（phaselockedloop）的頻率合成，雖然具有工作頻率高、寬帶、頻譜質(zhì)量好的優(yōu)點，但頻率分辨率和轉(zhuǎn)換速率都不夠高。

　　(3)最新的頻率合成方法是直接數(shù)字頻率合成dds（directdigitalsynthesis）。dds較以前頻率合成技術(shù)具有頻率轉(zhuǎn)換時間短，頻率分辨率高，輸出相位連續(xù)，可以進行高精度、高穩(wěn)定度編程，全數(shù)字化易集成等突出優(yōu)點。

　　但是dds的2個明顯不足限制了其進一步的應(yīng)用：一是因受限于器件可用的最高時鐘頻率，致使合成頻率不能太高，輸出信號的頻率上限基本上是在hf或vhf頻段上，比pll合成技術(shù)以及直接模擬合成技術(shù)得到的信號頻率低；二是輸出頻率雜散分量較大，頻譜純度不如pll。從基本原理而言，pll是模擬的閉環(huán)系統(tǒng)，而dds是全數(shù)字的開環(huán)系統(tǒng)，二者是兩種不同的頻率合成技術(shù)，采用將二者結(jié)合構(gòu)成dds+pll組合系統(tǒng)來互相補充，可以達到單一技術(shù)難以達到的應(yīng)用效果。

　　2　dds激勵pll系統(tǒng)

　　2.1性能分析

　　常用的dds+pll組合有dds激勵pll和dds內(nèi)插pll兩種方式。無論采用哪種組合方式，都可以獲得高分辨率、快速轉(zhuǎn)換、較寬頻率范圍的輸出頻率。但在頻率雜散性能、頻率建立時間和電路復(fù)雜程度等方面，兩種組合特點各有不同。在pll內(nèi)插dds的組合方案中，雖然dds輸出不經(jīng)pll倍頻，故具有較低的相位噪聲和較好的雜散性能，但此方案需要濾除混頻器產(chǎn)生的多余分量，影響環(huán)路參數(shù)，致使設(shè)計電路復(fù)雜，硬件調(diào)試周期長。

　　工作中的600mhz時鐘發(fā)生器采用低頻dds激勵pll的頻率合成系統(tǒng)。該方案通過采用高的鑒相頻率提高pll的轉(zhuǎn)換速度，并利用dds的高分辨率保證倍頻pll輸出較高的頻率分辨率，同時pll環(huán)路的帶通濾波可以對dds的帶外雜散有抑制作用。該方案的優(yōu)點是電路結(jié)構(gòu)簡單、成本低、易于控制、易于集成。為保證組合系統(tǒng)的頻譜純度，在dds的輸出加一個帶通濾波器，用來抑制和消除來自dds參考頻率的寬帶雜散。系統(tǒng)原理圖如圖1所示。

　　通過原理分析可知，dds+pll系統(tǒng)的相位噪聲主要由pll的相噪性能決定，而其雜散性能則取決于dds。

　　2.2相位噪聲的測量

　　pll相位噪聲主要由3部分組成：vco固有的相位噪聲；鑒相器、環(huán)路濾波器、分頻器的相位噪聲以及參考頻率的相位噪聲。其中環(huán)路分頻比n（本系統(tǒng)中n取為20）對環(huán)路帶寬內(nèi)的輸出相位噪聲影響最大，即在環(huán)路通帶內(nèi)，輸出相位噪聲要惡化20logndb。

　　在將vco的特性理想化的情況下，主要考慮集成鎖相環(huán)的噪聲，則整個環(huán)路的相位噪聲可近似為：

　　其中：fdds為輸入pll鑒相器的頻率值；npll是pll的相噪基數(shù)，pll頻率合成芯片adf4106的npll值為－174dbc。

　　時鐘發(fā)生器輸出頻率fout可根據(jù)需要改變。當fout取為600mhz，參考晶振采用30mhz時，環(huán)路的相位噪聲為：

　　2.3　dds的雜散特性及抑制方法

　　2.3.1　由于相位舍位造成的相位截斷雜散

　　造成這種雜散的過程是一個周期性的相位調(diào)制過程，因此這種雜散為調(diào)相雜散。對于調(diào)相雜散可以提高相位截斷位數(shù)來增加他的sfdr，每增加一位可以使sfdr增加約6db。

　　2.3.2　由于幅度量化誤差造成的雜散

　　dds送到dac的波形樣點值由有限的二進制數(shù)表示，所以對幅度值做了近似存儲，由此引入了幅度量化誤差，并在輸出端形成雜散，這種雜散是調(diào)幅雜散。

　　2.3.3　由于dac非線性引起的雜散

　　dac的非線性包括積分、差分非線性以及dac的非理想動態(tài)特性。由于dac非線性的影響，在dds的輸出信號中將產(chǎn)生輸出頻率的諧波分量及這些諧波的鏡象分量，其雜散電平由dac的性能決定。隨著dds時鐘頻率的提高，他已經(jīng)成為dds輸出雜散的主要來源。

　　2.3.4　抑制方法

　　有效抑制dds雜散的方法是選用高性能、高時鐘頻率的dds器件。這里的高性能是指dds器件內(nèi)部自身已采取了一定的技術(shù)措施來抑制其固有雜散的輸出。通過實驗和理論分析得知，在輸出頻率不變時，隨著時鐘頻率的升高，雜散距主頻的距離也會呈線性關(guān)系增大，這為雜散抑制提供了可操作性。根據(jù)dds的原理，離散雜散信號是影響頻譜純度的主要原因，所有的雜散信號都與輸出頻率有關(guān)，雜散的位置也是可以預(yù)測的。在相同時鐘信號下，不同的輸出頻率產(chǎn)生的頻率雜散位置不一樣。在dds+pll組合系統(tǒng)設(shè)計中，應(yīng)根據(jù)dds的原