作者：西安電子科技大學通信工程學院 林成保 劉彥明 　
Design and realization of multi-channel ADC systems based on DSP and CPLD technology
摘 要：介紹了基于DSP和CPLD技術，高精度多通道的ADC系統(tǒng)的設計與實現(xiàn)方案，利用簡單的硬件電路和軟件編程，采用DSP和CPLD相結合的方法，動態(tài)地設置采樣通道，控制模數(shù)轉換器MAX1162的數(shù)據(jù)采樣及傳輸。
關鍵詞：DSP；CPLD；模數(shù)轉換
引言
---隨著現(xiàn)代電子技術的應用和發(fā)展，數(shù)字信號處理的內(nèi)容日益復雜，而ADC是實現(xiàn)從模擬到數(shù)字轉換的一個必然過程。針對這種情況，利用數(shù)字信號處理器和可編程邏輯器件提出了多路ADC系統(tǒng)的設計方法，實現(xiàn)了對動態(tài)多路模擬輸入信號的采樣傳輸以及處理，簡化了電路設計，可編程邏輯器件使得系統(tǒng)的通用性和可移植性得到良好的擴展。系統(tǒng)框圖如圖1所示。
系統(tǒng)硬件設計
本設計所采用的ADC器件是MAXIM公司的生產(chǎn)的低功耗16位模數(shù)轉換器(ADC)MAX1162。MAX1162采用逐次逼近型ADC結構，具有自動關斷、1.1μs快速喚醒和兼容于SPI/QSPI/MICROWIRE的高速接口，采用+5V單模擬電源，并且具有獨立的數(shù)字電源引腳，允許芯片直接和+2.7～+5.25V的數(shù)字邏輯接口。REF引腳接外部參考電壓，用于設定模擬輸入電壓范圍，與模擬地之間連接一個4.7μF的電解電容；AVDD引腳是+5V電源供應輸入端，與模擬地之間接一個0.1μF的電容；AGND是模擬地；CS是片選輸入，低有效。當為高時，系統(tǒng)處于斷電模式，由高變低時，激活系統(tǒng)到正常運行模式，同時初始化一次轉換。本系統(tǒng)選擇作為AD的使能信號；SCLK是串行時鐘輸入，驅動模數(shù)轉換進程；DOUT是串行數(shù)據(jù)輸出，數(shù)據(jù)狀態(tài)在SCLK的下降沿改變；DGND是數(shù)字地；DVDD是數(shù)字電壓供應，與數(shù)字地之間接一個0.1μF的電容；AIN是模擬信號輸入端。
該ADC系統(tǒng)的中央控制單元采用TI(德州儀器)公司的浮點數(shù)字信號處理器TMS320VC33-150，TMS320VC33的地址總線為24位，程序尋址范圍可達16M，數(shù)據(jù)總線為32位，內(nèi)部具有34K×32bit的SRAM，可根據(jù)需要映射在程序或數(shù)據(jù)空間，擁有一路串行口，可以構成傳輸8、16、24、32位的數(shù)據(jù)，其傳輸模式可以設置為突發(fā)模式或者是連續(xù)模式。兩個32位的通用定時器，能夠用來按照規(guī)定的時間間隔與芯片內(nèi)部通信或者是和外部通信。

本系統(tǒng)考慮到主要應用在ADC中，所以就直接采用TMS320VC33的數(shù)據(jù)總線和地址總線，沒有再附加額外的電路，使得ADC的采樣速度和轉換精度得到良好的保證。同時還利用了INT2和XF0引腳，作為DSP接收數(shù)據(jù)的中斷信號和ADC的使能信號。INT2是外部中斷引腳，由外部的數(shù)據(jù)輸入觸發(fā)中斷；XF0即外部標志輸出引腳，受軟件控制，可以用來向外部器件發(fā)送信號，該引腳的狀態(tài)由I/O標志寄存器決定，IOF=0X22，即置XF0為通用目的輸出引腳，同時該引腳輸出0；若IOF=0X26，則置XF0為通用目的輸出引腳，同時該引腳輸出為1。本系統(tǒng)利用軟件指令對XF0進行置高置低，控制ADC的啟動轉換和停止。
EMP7512AE基于EEPROM技術，采用多電壓I/O接口技術，系統(tǒng)內(nèi)核供應電壓為3.3V，而I/0引腳與2.5V、3.3V、5.0V邏輯電平相互兼容。EPM7512AE有10 000個可用門、512個宏單元、32個邏輯陣列塊和212個用戶可用I/0引腳。CPLD在系統(tǒng)中的主要功能是：給ADC轉換提供時鐘信號，控制ADC轉換的使能和復位，由于采用的ADC芯片是串行輸出的，CPLD還實現(xiàn)對串行數(shù)據(jù)的輸入轉為并行數(shù)據(jù)的輸出，然后直接和TMS320VC33的數(shù)據(jù)總線相連接。同時CPLD產(chǎn)生脈沖信號，在ADC轉換完成后，數(shù)據(jù)暫存在CPLD中，該脈沖向CPU申請中斷，提示有數(shù)據(jù)需要接收。另外，CPLD的一個關鍵作用就是，實現(xiàn)路數(shù)的動態(tài)選擇，目前設計的該系統(tǒng)最多路數(shù)為8路。CPLD和DSP及AD芯片的具體硬件連接圖如圖2所示。

系統(tǒng)軟件設計
在軟件設計中，通過CPLD程序對ADC轉換進行動態(tài)控制，選通模擬信號輸入端，對ADC進行使能，按照圖3所示的轉換時序圖完成對MAX1162的數(shù)據(jù)采樣及傳輸。

下面給出VHDL語言的主要程序部分。
BEGIN
ADCS <= SYNTHESIZED_WIRE_12;
ADA <= SYNTHESIZED_WIRE_2;
GDFX_TEMP_SIGNAL_1 <= (L & L & H & H & H & L);
GDFX_TEMP_SIGNAL_0 <= (H & L & H & H & L);
U1 : lpm_bustri_0----三態(tài)總線緩沖器，允許采樣的數(shù)據(jù)輸出到DSP的數(shù)據(jù)總線上
PORT MAP(enabledt => DRD,
data => ADO,
tridata => D);
U2 : lpm_counter_1----計數(shù)器，把數(shù)據(jù)總線寬度改為3位
PORT MAP(sload => SYNTHESIZED_WIRE_0,
clock => SYNTHESIZED_WIRE_1,
aload => XFA0,
data => CMD(2 downto 0),
q => SYNTHESIZED_WIRE_2);
U3 : lpm_dff_1---D觸發(fā)器，數(shù)據(jù)總線寬度為8位，