基于斷言的驗(yàn)證擴(kuò)展到片上調(diào)試
發(fā)布時(shí)間:2007/8/15 0:00:00 訪問次數(shù):1737
Temento Systems公司最新版本的DiaLite工具平臺(tái)版,將它的基于特性的驗(yàn)證法則應(yīng)用到復(fù)雜的FPGA和ASIC設(shè)計(jì)中,從而拓展了其特征集。這提高了系統(tǒng)行為驗(yàn)證和調(diào)試的效率,并且閉合了從原始設(shè)計(jì)規(guī)格說明到片上調(diào)試的環(huán)路。DiaLite 是一個(gè)驗(yàn)證工具, 它支持Accellera 發(fā)布的PSL(特性描述語言)格式。利用PSL,設(shè)計(jì)者們可以創(chuàng)建一系列布爾關(guān)系和中間表達(dá)式,從而描述正確的系統(tǒng)運(yùn)算。DiaLite工具可以實(shí)現(xiàn)片上驗(yàn)證,并且可以將PSL描述的屬性轉(zhuǎn)換為硬件描述語言HDL(VHDL 或Verilog) ,以創(chuàng)建用于斷言檢查器(Assertion Checker,AC)驗(yàn)證單元的IP。
在合成之前,設(shè)計(jì)者可以將這些代碼與描述該設(shè)計(jì)的HDL代碼組合到一起。合成后,設(shè)計(jì)里會(huì)包括這個(gè)用來驗(yàn)證最初特性的IP塊,該塊可以在系統(tǒng)運(yùn)行時(shí)快速完成驗(yàn)證功能。
DiaLite可以融合到任何的HDL合成設(shè)計(jì)流程中,新的斷言檢查器像其它IP模塊一樣被嵌入到設(shè)計(jì)中。它同樣可以使用由軟件工具通過其它行業(yè)資源產(chǎn)生的正式驗(yàn)證特性。完成合成后,這個(gè)模塊就成為了設(shè)計(jì)的一部分,而且布局布線工具會(huì)將它與其它的邏輯部分一起組合到FPGA或ASIC中。PSL支持強(qiáng)大的時(shí)序描述來驗(yàn)證同步信號(hào)的時(shí)序。在芯片調(diào)試中,同樣的特性可以被用來檢驗(yàn)復(fù)雜的、可能導(dǎo)致競(jìng)爭(zhēng)冒險(xiǎn)或異步事件發(fā)生的特定測(cè)試情況。設(shè)計(jì)者完成驗(yàn)證——尤其是完成了FPGA驗(yàn)證后——如果需要進(jìn)一步壓縮芯片面積,就可以重新合成沒有AC IP塊的HDL源代碼。
網(wǎng)址:www.temento.com
Temento Systems公司最新版本的DiaLite工具平臺(tái)版,將它的基于特性的驗(yàn)證法則應(yīng)用到復(fù)雜的FPGA和ASIC設(shè)計(jì)中,從而拓展了其特征集。這提高了系統(tǒng)行為驗(yàn)證和調(diào)試的效率,并且閉合了從原始設(shè)計(jì)規(guī)格說明到片上調(diào)試的環(huán)路。DiaLite 是一個(gè)驗(yàn)證工具, 它支持Accellera 發(fā)布的PSL(特性描述語言)格式。利用PSL,設(shè)計(jì)者們可以創(chuàng)建一系列布爾關(guān)系和中間表達(dá)式,從而描述正確的系統(tǒng)運(yùn)算。DiaLite工具可以實(shí)現(xiàn)片上驗(yàn)證,并且可以將PSL描述的屬性轉(zhuǎn)換為硬件描述語言HDL(VHDL 或Verilog) ,以創(chuàng)建用于斷言檢查器(Assertion Checker,AC)驗(yàn)證單元的IP。
在合成之前,設(shè)計(jì)者可以將這些代碼與描述該設(shè)計(jì)的HDL代碼組合到一起。合成后,設(shè)計(jì)里會(huì)包括這個(gè)用來驗(yàn)證最初特性的IP塊,該塊可以在系統(tǒng)運(yùn)行時(shí)快速完成驗(yàn)證功能。
DiaLite可以融合到任何的HDL合成設(shè)計(jì)流程中,新的斷言檢查器像其它IP模塊一樣被嵌入到設(shè)計(jì)中。它同樣可以使用由軟件工具通過其它行業(yè)資源產(chǎn)生的正式驗(yàn)證特性。完成合成后,這個(gè)模塊就成為了設(shè)計(jì)的一部分,而且布局布線工具會(huì)將它與其它的邏輯部分一起組合到FPGA或ASIC中。PSL支持強(qiáng)大的時(shí)序描述來驗(yàn)證同步信號(hào)的時(shí)序。在芯片調(diào)試中,同樣的特性可以被用來檢驗(yàn)復(fù)雜的、可能導(dǎo)致競(jìng)爭(zhēng)冒險(xiǎn)或異步事件發(fā)生的特定測(cè)試情況。設(shè)計(jì)者完成驗(yàn)證——尤其是完成了FPGA驗(yàn)證后——如果需要進(jìn)一步壓縮芯片面積,就可以重新合成沒有AC IP塊的HDL源代碼。
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