cadence設(shè)計系統(tǒng)公司近日發(fā)布了spb 16.2版本，全力解決電流與新出現(xiàn)的芯片封裝設(shè)計問題。這次的最新版本提供了高級ic封裝/系統(tǒng)級封裝（sip）小型化、設(shè)計周期縮減和dfm驅(qū)動設(shè)計，以及一個全新的電源完整性建模解決方案。這些新功能可以提高從事單芯片和多芯片封裝/sip的數(shù)字、模擬、rf和混合信號ic封裝設(shè)計師的效率。

　　設(shè)計團隊將會看到，新規(guī)則和約束導(dǎo)向型自動化能力的推出，解決了高密度互連（hdi）襯底制造的設(shè)計方法學(xué)問題，而這對于小型化和提高功能密度來說是一個重要的促進因素，因而得以使總體的封裝尺寸大大縮小。通過促成團隊型設(shè)計，多個設(shè)計師可以同時進行同一個設(shè)計，從而可以縮短設(shè)計周期，讓總設(shè)計時間大大縮短，實現(xiàn)了快速上市。

　　當(dāng)今業(yè)界圍繞低功耗設(shè)計，尤其是在無線設(shè)備以及使用電池的設(shè)備中，高效的供電網(wǎng)絡(luò)（pdn）對于滿足功耗管理目標(biāo)是至關(guān)重要的。新的電源完整性技術(shù)讓設(shè)計師能夠高效率地解決供電設(shè)計問題，實現(xiàn)用電的充分性、高效性和穩(wěn)定性。

　　“尖端的復(fù)雜高速ic創(chuàng)造了非常有挑戰(zhàn)性的ic封裝設(shè)計，包括物理實現(xiàn)及信號和功率完整性等方面，”bayside design首席技術(shù)官kevein roselle說，“隨著現(xiàn)在對于產(chǎn)品小型化、提高設(shè)計師效率及實現(xiàn)高效pdn設(shè)計的關(guān)注，我們感覺spb 16.2將會幫助設(shè)計師更好地解決他們的設(shè)計挑戰(zhàn)�！�

　　此外，通過與制造設(shè)備廠商kulicke & soffa達成協(xié)議，cadence使用 kulicke & soffa認證的鍵合線ip配置庫，實現(xiàn)了dfm導(dǎo)向型鍵合線設(shè)計，提高了產(chǎn)出率并減少了制造延遲。

　　“隨著鍵合線封裝變得越來越復(fù)雜，為了避免制造問題，設(shè)計師正面臨著設(shè)計內(nèi)dfm匹配性的挑戰(zhàn)，”kulicke & soffa產(chǎn)品營銷經(jīng)理paul reid說，“通過合作，我們現(xiàn)在可以向設(shè)計者們提供面向dfm鍵合線配置庫�！�

　　“這個新版本為我們的ic封裝與sip技術(shù)提供了重要的改進，我們很高興看到bayside design等公司從中得到了實惠，”cadence產(chǎn)品營銷部主管steve kamin說，“我們致力于改進我們的技術(shù)，與設(shè)計鏈上的主要廠商們建立聯(lián)系，從而保持我們在幫助設(shè)計師實現(xiàn)、甚至超越其設(shè)計目標(biāo)方面的領(lǐng)先地位。”

　　spb 16.2版本將于2008年第四季度上市�？蛻艨梢栽�9月9日~11日舉行的cdnlive!硅谷會議上看到allegro pcb及ic封裝/sip流程的樣本，或者在9月8日注冊為techtorial會員。同時，spb 16.2版本將在9月14日~19日于圣克拉拉舉行的pcb west展會上的ema展臺進行展示。

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