在市場(chǎng)需求的驅(qū)動(dòng)下，為了提高速度、減少功耗、降低成本，半導(dǎo)體工藝遵循著摩爾定律，已經(jīng)跨入深亞微米dsm時(shí)代。從180nm、130nm、90nm、65nm，再細(xì)到45nm。32nm、22nm似乎就在不遠(yuǎn)的將來(lái)。若再往下縮減，晶體管的尺寸就接近單個(gè)原子，而原子無(wú)法縮減。為了追求尺寸更小、密度更高的器件而繼續(xù)微縮的代價(jià)將非常高昂，已經(jīng)意義不大了。而在另一方面，隨著半導(dǎo)體工藝的升級(jí)細(xì)化，asic設(shè)計(jì)的路也越走越艱難，越走越窄。gartner研究中心多年來(lái)的市場(chǎng)跟蹤研究結(jié)果表明，asic設(shè)計(jì)項(xiàng)目數(shù)量的總體趨勢(shì)已經(jīng)無(wú)疑被認(rèn)為是向下的。最新技術(shù)的asic設(shè)計(jì)費(fèi)用已經(jīng)上升到一個(gè)很高點(diǎn)，以致許多中小規(guī)模的公司用不起而只能采用fpga。不過(guò)，正在研發(fā)的各種降低asic設(shè)計(jì)費(fèi)用的新方法有助于將asic的優(yōu)點(diǎn)回歸業(yè)界。 以easic為代表的結(jié)構(gòu)化asic廠家率先找到了一種做得起asic的途徑。easic獨(dú)特的過(guò)孔層布線定制專利技術(shù)使用戶能夠在短時(shí)間內(nèi)開發(fā)出高性能、低成本的asic和soc。本文綜述深亞微米asic設(shè)計(jì)趨勢(shì)衰退的若干主要原因，分析兩種替代asic的器件fpga和結(jié)構(gòu)化asic的長(zhǎng)短處，介紹easic公司的新一代 45nm結(jié)構(gòu)化　　　　　　　asic中的技術(shù)。闡明了深亞微米時(shí)代easic結(jié)構(gòu)化asic的路越走越寬。

　　深亞微米asic設(shè)計(jì)趨勢(shì)走向衰退

　　設(shè)計(jì)一款芯片通常需要考慮以下因素：一是產(chǎn)品的性能，包括速度、芯片大小、功耗和可靠性；二是產(chǎn)品成本因素，選擇什么工藝、采用什么技術(shù)來(lái)實(shí)現(xiàn)，包括生產(chǎn)制造成本、nre費(fèi)用和研發(fā)成本；第三是市場(chǎng)因素，上市時(shí)間，從概念到實(shí)現(xiàn)的整個(gè)周期時(shí)間。在半導(dǎo)體工藝不斷升級(jí)帶來(lái)了規(guī)模的擴(kuò)大、速度的提升、芯片價(jià)格下降的同時(shí)，卻遇到一系列難以逾越的障礙：設(shè)計(jì)流程復(fù)雜、生產(chǎn)良率降低、設(shè)計(jì)周期太長(zhǎng)，研發(fā)制造費(fèi)用劇增等等。阻止了摩爾規(guī)律的延續(xù)。

　　高昂的nre費(fèi)用、封裝測(cè)試費(fèi)用令人望而生畏。90nm芯片的開模費(fèi)至少是80萬(wàn)美元，65nm芯片的開模費(fèi)高達(dá)200萬(wàn)美元，而45nm芯片的開模費(fèi)則達(dá)到800萬(wàn)美元以上。工藝細(xì)化帶來(lái)的一個(gè)挑戰(zhàn)是芯片設(shè)計(jì)技術(shù)日益復(fù)雜，對(duì)eda設(shè)計(jì)工具的要求也越來(lái)越高。面對(duì)幾百萬(wàn)上千萬(wàn)的門級(jí)規(guī)模、幾百兆上千兆赫茲時(shí)鐘頻率的高密度設(shè)計(jì)，設(shè)計(jì)工程師必須考慮更多的不確定因素，自然更容易產(chǎn)生更多的設(shè)計(jì)反復(fù)，導(dǎo)致設(shè)計(jì)周期越來(lái)越長(zhǎng)。

　　在傳統(tǒng)的asic流程中，設(shè)計(jì)師通常只負(fù)責(zé)描述ic的邏輯功能，定義各種物理實(shí)現(xiàn)的約束條件：如時(shí)序、i/o連接、功能分割、時(shí)鐘以及信號(hào)完整性和功率完整性。晶圓廠負(fù)責(zé)開發(fā)一個(gè)實(shí)現(xiàn)以下部分的平臺(tái)：?jiǎn)卧獛?kù)、i/o單元、嵌入式存儲(chǔ)單元、硅片制造、封裝、封裝元件的測(cè)試，并將這些經(jīng)過(guò)測(cè)試的元件提交給設(shè)計(jì)工程師。然而，進(jìn)入dsm之后，硅片的特征結(jié)構(gòu)遠(yuǎn)遠(yuǎn)要小于光刻工藝的激光波長(zhǎng)，常規(guī)的設(shè)計(jì)規(guī)則已經(jīng)不能適應(yīng)生產(chǎn)工藝的要求。以往，設(shè)計(jì)師要面對(duì)的設(shè)計(jì)問(wèn)題通常是sta時(shí)序收斂、ip驗(yàn)證、ip適用性、dft可測(cè)試設(shè)計(jì)。如今，設(shè)計(jì)工程師在設(shè)計(jì)驗(yàn)證時(shí)經(jīng)常發(fā)現(xiàn)，串?dāng)_、開關(guān)功耗以及定時(shí)收斂等問(wèn)題更加難以捉摸。信號(hào)的完整性、工藝可變性非常棘手。即使?jié)M足了設(shè)計(jì)規(guī)則，設(shè)計(jì)出來(lái)的產(chǎn)品往往無(wú)法確保能生產(chǎn)出來(lái)。造成生產(chǎn)良率上不去的根本原因就在于設(shè)計(jì)的東西往往無(wú)法制造。因此，設(shè)計(jì)工程師需要在設(shè)計(jì)的時(shí)候考慮對(duì)于可制造性的支持。而要做到這點(diǎn)，需要與晶圓廠的密切配合，了解制造工藝、制造規(guī)則以及參考參數(shù)。這就是所謂的可制造性設(shè)計(jì)dfm（design for manufacturing）。dfm包括參數(shù)良率、系統(tǒng)良率、隨機(jī)良率、可靠性、測(cè)試和診斷的六大設(shè)計(jì)。這些設(shè)計(jì)都與晶圓廠的缺陷度、設(shè)計(jì)測(cè)試的有效性有著密切的關(guān)系，因而要求設(shè)計(jì)工程師、工藝工程師、設(shè)備工程師與掩模制造工程師通力合作，方能共同完成dfm任務(wù)。dfm要求整個(gè)半導(dǎo)體產(chǎn)業(yè)鏈的高度合作。而到目前為止，設(shè)計(jì)界和制造界一直被視作相互獨(dú)立的兩個(gè)不同的實(shí)體。大多數(shù)設(shè)計(jì)工程師仍然被隔離在制造工藝的復(fù)雜性之外，僅使用由代工廠提供的“設(shè)計(jì)規(guī)則”和“推薦使用的規(guī)則”來(lái)完成設(shè)計(jì)的drc。

　　所有這些工具成本、人工成本、時(shí)間成本、制造成本的猛增也就意味著設(shè)計(jì)的風(fēng)險(xiǎn)猛增。粗略估計(jì)，工藝每升一級(jí)，芯片的開發(fā)成本至少要翻番，甚至更多。在現(xiàn)階段，設(shè)計(jì)一款45nm的芯片要耗資上億美元。據(jù)報(bào)道，目前只有amd、altera、ibm、intel、freescale、samsung、sony、nec、matsushita、renesas、qualcomm、toshiba、ti、easic等十幾家廠商發(fā)布了40/45 nm產(chǎn)品，未來(lái)采用32nm甚至22nm的廠商只會(huì)越來(lái)越少。

　　fpga難以抑制泄漏功耗

　　在asic的替代品中，可編程邏輯器件fpga堪稱平民與貴族。說(shuō)它是平民，是因?yàn)椴恍枰�掩模，不產(chǎn)生nre費(fèi)用，入門門檻低，fpga深受廣大設(shè)計(jì)者的歡迎。由于具有高度的靈活性，相對(duì)簡(jiǎn)單的eda工具和設(shè)計(jì)流程，用戶可以方便將fpga器件編程為自己所需要功能的芯片。因此，fpga占據(jù)了很多asic的領(lǐng)域，特別是在諸如通信、儀器、工業(yè)、軍工、航天等許多具有中小批量、多品種