摘要：隨著微電子技術(shù)和計(jì)算機(jī)技術(shù)的不斷發(fā)展，在涉及通信、國(guó)防、航天、工業(yè)自動(dòng)化、儀器儀表等領(lǐng)域的電子系統(tǒng)設(shè)計(jì)工作中，ｅｄａ技術(shù)的含量正以驚人的速度上升，它已成為當(dāng)今電子技術(shù)發(fā)展的前沿之一。本文首先闡述了ｅｄａ技術(shù)的基本概念和發(fā)展過(guò)程，然后從幾個(gè)不同的方面介紹ｅｓｄａ的基本特征，最后著重分析ｅｄａ技術(shù)在兩個(gè)不同層次上的工作流程，即電路級(jí)設(shè)計(jì)和系統(tǒng)級(jí)設(shè)計(jì)，引入了一種自頂向下的高層次電子設(shè)計(jì)方法。

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　　人類(lèi)社會(huì)已進(jìn)入到高度發(fā)達(dá)的信息化社會(huì)，信息社會(huì)的發(fā)展離不開(kāi)電子產(chǎn)品的進(jìn)步�，F(xiàn)代電子產(chǎn)品在性能提高、復(fù)雜度增大的同時(shí)，價(jià)格卻一直呈下降趨勢(shì)，而且產(chǎn)品更新?lián)Q代的步伐也越來(lái)越快，實(shí)現(xiàn)這種進(jìn)步的主要因素是生產(chǎn)制造技術(shù)和電子設(shè)計(jì)技術(shù)的發(fā)展。前者以微細(xì)加工技術(shù)為代表，目前已進(jìn)展到深亞微米階段，可以在幾平方厘米的芯片上集成數(shù)千萬(wàn)個(gè)晶體管。后者的核心就是ｅｄａ技術(shù)，ｅｄａ是指以計(jì)算機(jī)為工作平臺(tái)，融合應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果而研制成的電子ｃａｄ通用軟件包，主要能輔助進(jìn)行三方面的設(shè)計(jì)工作：ｉｃ設(shè)計(jì)，電子電路設(shè)計(jì)，ｐｃｂ設(shè)計(jì)。沒(méi)有ｅｄａ技術(shù)的支持，想要完成上述超大規(guī)模集成電路的設(shè)計(jì)制造是不可想象的，反過(guò)來(lái)，生產(chǎn)制造技術(shù)的不斷進(jìn)步又必將對(duì)ｅｄａ技術(shù)提出新的要求。

　�。病。澹洌峒夹g(shù)的發(fā)展

　　回顧近３０年電子設(shè)計(jì)技術(shù)的發(fā)展歷程，可將ｅｄａ技術(shù)分為三個(gè)階段。

　　七十年代為ｃａｄ階段，人們開(kāi)始用計(jì)算機(jī)輔助進(jìn)行ｉｃ版圖編輯、ｐｃｂ布局布線，取代了手工操作，產(chǎn)生了計(jì)算機(jī)輔助設(shè)計(jì)的概念。

　　八十年代為ｃａｅ階段，與ｃａｄ相比，除了純粹的圖形繪制功能外，又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過(guò)電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)，這就是計(jì)算機(jī)輔助工程的概念。ｃａｅ的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動(dòng)布局布線，ｐｃｂ后分析。

　　九十年代為ｅｓｄａ階段，盡管ｃａｄ／ｃａｅ技術(shù)取得了巨大的成功，但并沒(méi)有把人從繁重的設(shè)計(jì)工作中徹底解放出來(lái)。在整個(gè)設(shè)計(jì)過(guò)程中，自動(dòng)化和智能化程度還不高，各種ｅｄａ軟件界面千差萬(wàn)別，學(xué)習(xí)使用困難，并且互不兼容，直接影響到設(shè)計(jì)環(huán)節(jié)間的銜接。基于以上不足，人們開(kāi)始追求：貫徹整個(gè)設(shè)計(jì)過(guò)程的自動(dòng)化，這就是ｅｓｄａ即電子系統(tǒng)設(shè)計(jì)自動(dòng)化。

　�。场。澹螅洌峒夹g(shù)的基本特征

　�。澹螅洌岽砹水�(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計(jì)人員按照“自頂向下”的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專(zhuān)用集成電路（ａｓｉｃ）實(shí)現(xiàn)，然后采用硬件描述語(yǔ)言（ｈｄｌ）完成系統(tǒng)行為級(jí)設(shè)計(jì)，最后通過(guò)綜合器和適配器生成最終的目標(biāo)器件。這樣的設(shè)計(jì)方法被稱(chēng)為高層次的電子設(shè)計(jì)方法，具體流程參見(jiàn)４．２節(jié)。下面介紹與ｅｓｄａ基本特征有關(guān)的幾個(gè)概念。

　�。常薄　白皂斚蛳隆钡脑O(shè)計(jì)方法

　�。保澳昵埃娮釉O(shè)計(jì)的基本思路還是選擇標(biāo)準(zhǔn)集成電路“自底向上”（ｂｏｔｔｏｍ–ｕｐ）的構(gòu)造出一個(gè)新的系統(tǒng)，這樣的設(shè)計(jì)方法就如同一磚一瓦建造金字塔，不僅效率低、成本高而且容易出錯(cuò)。

　　高層次設(shè)計(jì)給我們提供了一種“自頂向下”（ｔｏｐ–ｄｏｗｎ）的全新設(shè)計(jì)方法，這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證。然后用綜合優(yōu)化工具生成具體門(mén)電路的網(wǎng)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐�。由于設(shè)計(jì)的主要仿真和調(diào)試過(guò)程是在高層次上完成的，這一方面有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，同時(shí)也減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次成功率。

　　３．２�。幔螅椋阍O(shè)計(jì)

　　現(xiàn)代電子產(chǎn)品的復(fù)雜度日益加深，一個(gè)電子系統(tǒng)可能由數(shù)萬(wàn)個(gè)中小規(guī)模集成電路構(gòu)成，這就帶來(lái)了體積大、功耗大、可靠性差的問(wèn)題，解決這一問(wèn)題的有效方法就是采用ａｓｉｃ（ａｐｐｌｉｃａｔｉｏｎ�。螅穑澹悖椋妫椋恪。椋睿簦澹纾颍幔簦澹洹。悖椋颍悖酰椋簦螅┬酒M(jìn)行設(shè)計(jì)。ａｓｉｃ按照設(shè)計(jì)方法的不同可分為：全定制ａｓｉｃ，半定制ａｓｉｃ，可編程ａｓｉｃ（也稱(chēng)為可編程邏輯器件）。

　　設(shè)計(jì)全定制ａｓｉｃ芯片時(shí)，設(shè)計(jì)師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計(jì)結(jié)果交由ｉｃ廠家掩膜制造完成。優(yōu)點(diǎn)是：芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低。缺點(diǎn)是：開(kāi)發(fā)周期長(zhǎng)，費(fèi)用高，只適合大批量產(chǎn)品開(kāi)發(fā)。

　　半定制ａｓｉｃ芯片的版圖設(shè)計(jì)方法有所不同，分為門(mén)陣列設(shè)計(jì)法和標(biāo)準(zhǔn)單元設(shè)計(jì)法，這兩種方法都是約束性的設(shè)計(jì)方法，其主要目的就是簡(jiǎn)化設(shè)計(jì)，以犧牲芯片性能為代價(jià)來(lái)縮短開(kāi)發(fā)時(shí)間。

　　可編程邏輯芯片與上述