引言

　�。∽鳛橐环N大眾傳播的媒介，高清數(shù)字電視（ｈｄｔｖ）以其極高的圖像質(zhì)量和豐富的圖像表現(xiàn)力正成為未來信息媒介的核心。實現(xiàn)ｈｄｔｖ的各種芯片是目前集成電路設(shè)計的競爭熱點(diǎn)。

　　本文首先介紹利用自動化綜合工具在編碼和綜合的階段完成用于ｈｄｔｖ芯片設(shè)計的優(yōu)化。由于ｖｅｒｉｌｏｇ代碼的好壞會直接影響到綜合的結(jié)果，所以在設(shè)計代碼的階段就應(yīng)該把綜合的要求考慮進(jìn)去。其次介紹該ｈｄｔｖ芯片的特點(diǎn)和結(jié)構(gòu)，重點(diǎn)考慮ｈｄｔｖ芯片的結(jié)構(gòu)復(fù)雜導(dǎo)致綜合的困難及解決方法。最后，介紹了如何把ｈｄｔｖ芯片用綜合工具ｄｅｓｉｇｎ�。悖铮恚穑椋欤澹�?qū)⒃O(shè)計優(yōu)化，使延遲從－０．９４降到０．１１。

　�。觯澹颍椋欤铮纾瑁洌炀C合性設(shè)計

　　１　時鐘安排

　　選用上升沿觸發(fā)的單時鐘信號，盡量不使用混合觸發(fā)的時鐘信號。因為時鐘周期在時序分析的過程中是關(guān)鍵問題，它還影響到時鐘的頻率。使用簡單的時鐘結(jié)構(gòu)利于時鐘信號的分析和保持，避免在時鐘信號上添加ｂｕｆｆｅｒ，還利于得到更好的綜合結(jié)果。圖１給出了上升沿觸發(fā)的單時鐘信號結(jié)構(gòu)。

　　盡量避免使用門控時鐘。時鐘門控電路通常與工藝和時序有關(guān)，錯誤的時序關(guān)系會導(dǎo)致錯誤的時鐘和脈沖干擾。時鐘的ｓｋｅｗ會導(dǎo)致ｈｏｌｄ　ｔｉｍｅ的混亂，如圖２所示。此外，門控時鐘會使設(shè)計的可測試性下降。

　　同時，要避免使用內(nèi)部的寄生時鐘和寄生ｒｅｓｅｔ。寄生時鐘不能作為掃描鏈的一部分，所以會使設(shè)計的可測試性下降，綜合約束的設(shè)計難度提高。只有一些低功耗的設(shè)計需要門控時鐘，在頂層模塊中注意要把時鐘或ｒｅｓｅｔ電路作為分立模塊。

　�。病【C合代碼

　　使用可綜合的代碼可以提高電路的可測試性，簡化靜態(tài)時序分析，使門級的電路和初始的寄存器級代碼功能一致。

　　利用寄存器代替組合邏輯的反饋，避免使用鎖存器（ｌａｔｃｈｅｓ）。寄存器受到時序邏輯的青睞，它可以維持一致性和綜合的正確性。在設(shè)計中用ｒｅｓｅｔ信號來初始化寄存器的信號。在ｖｅｒｉｌｏｇ中不要使用ｉｎｉｔｉａｌ語句對信號進(jìn)行初始化。

　　在每個ａｌｗａｙｓ塊中，指定完整的敏感信號列表。如果不指定完整的敏感信號，行為級的前端綜合和后端綜合網(wǎng)表的結(jié)果會不符。綜合工具在ｅｌａｂｏｒａｔｅ設(shè)計時會給出警告。若增加多余的敏感信號則會降低仿真的速度。另外，注意阻塞性賦值和非阻塞性賦值的問題，阻塞性賦值一般用于時序電路中。

　�。悖幔螅逭Z句相當(dāng)于一個單層的多路器；ｉｆ－ｔｈｅｎ－ｅｌｓｅ語句相當(dāng)于一個層疊的組合多路器。單一多路器的速度會快一些，所以通常建議使用ｃａｓｅ語句。避免使用ｆｕｌｌ－ｃａｓｅ　和ｐａｒａｌｌｅｌ＿ｃａｓｅ，這兩種語句會導(dǎo)致在仿真和綜合過程中代碼的解釋出現(xiàn)差異。

　　編寫時序邏輯的代碼要包括狀態(tài)機(jī)和一個時序的進(jìn)程，通過在進(jìn)程外用ａｓｓｉｇｎ語句來生成復(fù)雜的內(nèi)部中間變量從而改進(jìn)代碼的可讀性。使用ｄｅｆｉｎｅ語句來定義狀態(tài)向量。把有限狀態(tài)機(jī)和非有限狀態(tài)機(jī)放在不同的模塊中有利于綜合。

　　在ｒｔｌ代碼中不要使用任何延遲常量。延遲量不僅會導(dǎo)致在一些環(huán)境中的不正確，還會使得仿真和綜合的結(jié)果不一致，擾亂ｒｔｌ仿真器代碼的優(yōu)化。

　�。场〈a劃分

　　為了得到更好的綜合結(jié)果，更快的綜合速度，用簡單的綜合策略來滿足時序的要求，推薦使用以下綜合劃分的技術(shù)。

　　●　所有模塊都使用寄存器輸出。對于每個設(shè)計的子模塊都要記錄所有的輸出信號，這樣可以簡化綜合的過程并可預(yù)測輸出的驅(qū)動能力和輸入的延遲。

　　●　把局部的相關(guān)聯(lián)的組合邏輯放到同一個模塊中，對于有不同目標(biāo)的設(shè)計應(yīng)放在不同的模塊中。例如在綜合的過程中，把需要優(yōu)化面積和速度的關(guān)鍵路徑邏輯放在分開的兩個模塊中，如圖３所示。

　　●　綜合時間的劃分最主要的標(biāo)準(zhǔn)是邏輯功能、設(shè)計目標(biāo)、時序和面積的需要。準(zhǔn)確的時序計算和適當(dāng)?shù)募s束對綜合時間的影響遠(yuǎn)遠(yuǎn)大于電路規(guī)模的影響。把同一設(shè)計目標(biāo)的電路邏輯放到一起也會減少綜合時間，而設(shè)計的約束過多會增加綜合時間。減少綜合時間的關(guān)鍵是在設(shè)計之前制定精確的時間預(yù)算，并使設(shè)計的宏模塊達(dá)到預(yù)算的要求，然后編寫綜合約束來滿足預(yù)算，最后是運(yùn)用綜合工具的命令來實現(xiàn)約束。

　　●　避免時序異常。時序異常主要包括ｍｕｌｔｉｃｙｃｌｅ�。穑幔簦韬停妫幔欤螅濉。穑幔簦�。如果設(shè)計中一定要用到多周期路徑，應(yīng)記錄開始和