當采用查找表結(jié)構fpga進行設計時，設計者關心的另一個問題是所設計電路的工作速度和性能估計。盡管綜合工具可以對設計進行優(yōu)化處理，并盡可能地提高設計的性能，但綜合工具的優(yōu)化算法與設計者的參數(shù)設置有關。筆者以為速度是設計出來的，而后面的工具只能夠起到輔助的作用。以下是一些可有效改善邏輯設計性能的策嶧。

　　如下圖所示。

　　圖 fmax的計算

　　例如，假定器件的時鐘頻率要求達到50 mhz，那么周期應為20 ns。假設：

　　tco十fsu＝ins

　　允許的各級組合邏輯延時和線延時共：

　　20ns－1ns＝19ns

　　假設每級組合邏輯延時和線延時共；

　　fpd十fxer＝5ns

　　那么允許增加的邏輯級數(shù)：

　　19/5＝3(三級組合邏輯)

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