coolrunner-ii器件在xc2c128(128個宏單元)以上的器件內(nèi)嵌入了一個時鐘分頻器模塊，該模塊具有兩個控制輸入腳，即gck2(全局時鐘輸入腳)和cdrst(外部同步復(fù)位腳)；兩個延遲控制位用于設(shè)置當(dāng)復(fù)位信號撤銷后，是否需要延遲后輸出分頻信號。時鐘分頻系數(shù)η為2、 4、 6、 8、 10、 12、 14和16。
　　ise 10設(shè)計工具中的xst綜合工具可以自動地推論以下分頻模塊庫。
　　（1）clk_divn：不帶復(fù)位和延遲控制的分頻器（η為2、4、6、8、10、12、14和16）。
　�。�2）clk_divnr：帶復(fù)位，但沒有起始延遲控制的分頻器。
　�。�3）clk_divnsd：沒有復(fù)位控制，但需要進(jìn)行起始延遲控制的分頻器。
　�。�4）clk_divnrsd：包括復(fù)位和起始延遲控制的分頻器。
　　例1：vhdl語言。
　　（1）2分頻（沒有復(fù)位和起始延遲控制）。
　　component clk_div2 is
port (clikin ： in std_logic；
clkdv ： out stu logic)；
and component；

ui： clk_div2 port map(clkin ＝> clk、
clkdv ＝> clk_div_by_2);
(2)16分頻(復(fù)位和帶有起始延遲控制)。
component clk_div16rsd is
port (clkin ： in std_logic;
　　
　　cdrst ： in std_logic;
　　clkdv ： out std_logic)；
end component;

　　u1:clk_div16rsd port map (clkin => clk,
cdrst => clk_div_rst,
clkdv => clk_div_dy_16);

　　例2： verilog語言。
　　clk_div16rsd u1(
. clkin (clk)、
. cdrst (clk_div_rst)、
．clkdv (clk_div_by_16)
)；

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