EDA中的系統(tǒng)總體組裝電路的VHDL源程序XSKZQ.VHD的仿真
發(fā)布時(shí)間:2008/10/21 0:00:00 訪問(wèn)次數(shù):433
從如圖可以看出，當(dāng)selout分別等于0，1，2，3，4，5，6，7時(shí)，分別選擇對(duì)應(yīng)的輸入數(shù)據(jù)輸出，達(dá)到了設(shè)計(jì)要求。
如圖 xskzq.vhd的仿真圖
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