EDA中的系統(tǒng)總體組裝電路的VHDL源程序CNT60.VHD的仿真
發(fā)布時間:2008/10/21 0:00:00 訪問次數(shù):512
從如圖可以看出，cnt60。vhd實現(xiàn)了從0到59的循環(huán)計數(shù)，每實現(xiàn)一次59到0的計數(shù)動作，計數(shù)模塊輸出一個進位信號。當(dāng)ld端有低電平輸入時9說明置數(shù)信號（ld）有效，模塊將預(yù)置數(shù)（data）56送入計數(shù)結(jié)果（num）中去，計數(shù)模塊從56開始重新計數(shù)。
如圖 cnt60 vhd模塊仿真圖
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從如圖可以看出，cnt60。vhd實現(xiàn)了從0到59的循環(huán)計數(shù)，每實現(xiàn)一次59到0的計數(shù)動作，計數(shù)模塊輸出一個進位信號。當(dāng)ld端有低電平輸入時9說明置數(shù)信號（ld）有效，模塊將預(yù)置數(shù)（data）56送入計數(shù)結(jié)果（num）中去，計數(shù)模塊從56開始重新計數(shù)。
如圖 cnt60 vhd模塊仿真圖
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