用rader算法[132，133]計算dft：

　　計算dc組成部分。由于n＝p是質(zhì)數(shù)，需要一個本原元素和一個生成器，就可以產(chǎn)生z_p域內(nèi)除0之外的所有元素，也就是g^k∈z_p/{0}。這里用gⁿ模n通過g^k模n代替n，就得到下面的索引變換：

　　例 n＝7的rader算法

　　對于n＝7，有g(shù)＝3是一個本原元素，其索引變換如下：

　　或者以矩陣表示：

　　圖1給出了相應(yīng)的采用fir濾波器的圖形化解釋

　　圖1長度p＝7的rader質(zhì)數(shù)因子dft實現(xiàn)

　　現(xiàn)在可以用一個三角形信號x［n］＝10λ［n］（也就是步長為10的三角形）來檢驗p＝7的raderdft公式。直接解釋（6．14），就得到：

　　x［0］的值就是時間級數(shù)的和，即10＋20＋，…＋70=280。

　　此外，在rader算法中，我們還可以使用復(fù)數(shù)對e^±j2kπ／n，k∈［0，n／2］的對稱性來構(gòu)造更為有效的fir實現(xiàn)。實現(xiàn)rader質(zhì)數(shù)因子dft與實現(xiàn)fir濾波器是等價的。為了實現(xiàn)快速fir濾波器，有必要使用完全流水線da或轉(zhuǎn)置濾波器結(jié)構(gòu)。下面就給出了一個rag fpga實現(xiàn)的示例。

　　例 rader算法的fpga實現(xiàn)

　　長度為7的rader算法的rag實現(xiàn)過程如下。首先是對系數(shù)進(jìn)行量化。假定輸入值和系數(shù)都被表示成8位有符號數(shù)，量化后的系數(shù)是：

　　所有獨立系數(shù)直接形式的實現(xiàn)都需要為常系數(shù)乘法器提供24個加法器。運用轉(zhuǎn)置結(jié)構(gòu)，利用幾個系數(shù)僅僅是符號不同這一事實，獨立系數(shù)實現(xiàn)的工作量就可以降低到1 1個加法器。進(jìn)一步優(yōu)化加法器的數(shù)量，就可以達(dá)到最小值7。這對直接fir結(jié)構(gòu)有3倍以上的提高。接下來的vhdl代碼¹給出了運用轉(zhuǎn)置fir濾波器、長度為7的rader dft的一個可行實現(xiàn)。

　　本設(shè)計包括4個processs聲明內(nèi)的4個聲明模塊。第一個——“stages：process”——是一個區(qū)分3個處理階段：start、load和run的狀態(tài)機。第二個——“structure：process”——定義了兩個πr濾波器通路，分別是實和虛。第三項用rag實現(xiàn)乘法器模塊。第四個模塊—“factor：process”——實現(xiàn)rag算法的未注冊因子�？梢钥吹剑械南禂�(shù)都是由6個加法器和1個減法器實現(xiàn)的。本設(shè)計消耗了486個lo，且以23．04mhz的registeredperformance運行。圖6－10給出了maxplussll對三角波輸入信號序列x[n]＝{10，20，30，40，50，60，70}的仿真結(jié)果。注意，輸入和輸出序列的起始點是950ns，按交換的順序作為無符號正數(shù)出現(xiàn)。最后，在1．55μs處x[0]被發(fā)送到輸出端，rader7準(zhǔn)備處理下一個輸入幀。

　　圖4 7點rader算法的vhdl仿真

　　由于rader算法受限于質(zhì)數(shù)長度，與czt相比，在系數(shù)中就比較缺乏對稱性。下面的表給出了質(zhì)數(shù)長度為2n±1時，轉(zhuǎn)置形式的循環(huán)濾波器的實現(xiàn)工作量。

　　第1行給出了循環(huán)卷積長度n，也就是復(fù)數(shù)系數(shù)的數(shù)量。將第2行與2n個實sin／cos系數(shù)的最差情況相比較，就會看到，對稱性和無關(guān)緊要的系數(shù)己經(jīng)將不可或缺的系數(shù)降低了一半。最后3行分別給出了一個使用csd、mag或rag算法的16位系數(shù)精度的實現(xiàn)工作量。注意rag對較長濾波器的優(yōu)勢。從上面的表可以看到，csd類型的濾波器可以減少bn/4的工作量，其中b是系數(shù)位寬（本表中是16位），n是濾波器長度。對于rag，工作量（也就是加法器的數(shù)量）僅是n，也就是對長濾波器而言，比csd提高了b／4（b＝16，提高了16／4＝4）。對于長濾波器，rag只需要為額外的系數(shù)提供一個額外的加法器即可，因為已經(jīng)合成的系數(shù)生成了一個“密集的”小系數(shù)柵格。

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