引言

　　代碼純化．指在代碼設(shè)計(jì)中及完成后進(jìn)行自定義的、ieee標(biāo)準(zhǔn)的、設(shè)計(jì)重用的、可綜合性和可測(cè)試性等方面的規(guī)則檢查；

　　代碼覆蓋率分析．研究仿真中的測(cè)試矢量是否足夠；

　　設(shè)計(jì)性能和面積分析．在設(shè)計(jì)邏輯綜合過程中分析所設(shè)計(jì)的rtl所能達(dá)到的性能和面積要求；

　　可測(cè)性分析：ip核設(shè)計(jì)重用中的關(guān)鍵技術(shù)。如何保證ip核的高測(cè)試覆蓋率,如何保證ip核在集成到soc中后的可測(cè)試性．是該階段分析的主要目標(biāo)。所以在ip核實(shí)現(xiàn)之前．要檢查ip核設(shè)計(jì)中是否違反了可測(cè)性設(shè)計(jì)規(guī)則；

　　低功耗分析：soc的重要衡量指標(biāo)。我們?cè)趇p核設(shè)計(jì)階段就需要將tp核功耗參數(shù)進(jìn)行精確估計(jì)并進(jìn)行相應(yīng)的功耗優(yōu)化設(shè)計(jì)；

　　基于此．本文重點(diǎn)討論在ic設(shè)計(jì)過程中ip核的驗(yàn)證測(cè)試問題并以互聯(lián)網(wǎng)上可免費(fèi)下載的原始ip核資源為例．在與8位risc架構(gòu)指令兼容的微處理器下載成功。

　　1 ip核與risc體系

　　1.1 ip核

　　ip核是具有知識(shí)產(chǎn)權(quán)的集成電路芯核的簡(jiǎn)稱其作用是把一組擁有知識(shí)產(chǎn)權(quán)的、在數(shù)字電路中常用但又比較復(fù)雜的電路設(shè)計(jì)功能塊(如fir濾波器sdram控制器、pci接口等)設(shè)計(jì)成可修改參數(shù)的集成模塊構(gòu)成芯片的基本單位,以供設(shè)計(jì)時(shí)直接調(diào)用從而大大避免重復(fù)勞動(dòng)。

　　1.2 risc處理器

　　risc(reduced instruction set computer．精簡(jiǎn)指令系統(tǒng)計(jì)算機(jī))是ibm公司提出來的、在cisc(complerinstruction set computer復(fù)雜指令系統(tǒng)計(jì)算機(jī))的基礎(chǔ),上繼承和發(fā)展起來的一種新型系統(tǒng)結(jié)構(gòu)技術(shù)。具有結(jié)構(gòu)簡(jiǎn)單指令合理成本低廉快捷高效等特點(diǎn)。應(yīng)用前景被普遍看好。國(guó)際it領(lǐng)域的大公司如ibm、dec、intel、arm、motorola、apple、hp等先后將其力量轉(zhuǎn)向risc．并已經(jīng)開發(fā)出各種基于risc的芯片或ip核。

　　soc是進(jìn)行ia(intel architecture．智能家電)產(chǎn)品開發(fā)的主要方法．而基于risc體系的ep(embedded processor，嵌入式處理器)則是soc芯片的核心�？梢哉f，risc是當(dāng)前計(jì)算機(jī)發(fā)展不可逆轉(zhuǎn)的趨勢(shì)。

　　1.3 vhdi語(yǔ)言

　　vhdl(very high speed integrated circuit hardware description language．集成電路硬件描述語(yǔ)言)與verilog hdl程序都很適合用來設(shè)計(jì)架構(gòu)rcmp reconfigurable microprocessor，可重新規(guī)劃的微處理器)。為此．我們利用vhdl設(shè)計(jì)一種嵌入式risc8微處理器及應(yīng)用芯片．設(shè)計(jì)后的ip核下載到fpga(field programmable gate array．現(xiàn)場(chǎng)可編程門陣列)芯片上做驗(yàn)證，并在開發(fā)板構(gòu)建視頻接口模塊等以利于調(diào)試和應(yīng)用。

　　2 ip核的仿真與測(cè)試

　　2.1 soc的測(cè)試策略

　　soc芯片的測(cè)試比傳統(tǒng)的asic測(cè)試要復(fù)雜得多．全面的功能測(cè)試通常是不現(xiàn)實(shí)的 目前常采用的策略是分別測(cè)試所有的電路功能模塊在soc芯片中存在各種不同類型的電路模塊,每個(gè)模塊所要求的測(cè)試方式也不相同。soc芯片中的模塊基本可以分為三類:cpu/dsp、存儲(chǔ)器模塊、其他功能電路模塊。cpu/dsp的測(cè)試與傳統(tǒng)的cpu/dsp測(cè)試類似．通常采用邊界掃描方式結(jié)合矢量測(cè)試方式。存儲(chǔ)器的測(cè)試一般采用bist測(cè)試，比較快捷而容易控制。其他的電路模塊按設(shè)計(jì)難易程度或應(yīng)用方便性，采用邊界掃描或bist。

　　2.2 ip核的測(cè)試方案

　　ip核的研究平臺(tái)有很多種．但一般硬件仿真調(diào)試器費(fèi)用昂貴(幾千到數(shù)萬(wàn)元)，對(duì)于普通用戶來說難于承受。為此，本文利用免費(fèi)的ip核進(jìn)行改寫，利用xilinx ise開發(fā)軟件和匯編語(yǔ)言翻譯過來的機(jī)器碼作為測(cè)試激勵(lì)，完成了risc結(jié)構(gòu)的xilinx spartan2系列的fpga芯片cpu指令的驗(yàn)證和測(cè)試方案．具體方案如下：

　　(1)以vhdl/verilog語(yǔ)言改寫或新寫8 bit pipelined risc 結(jié)構(gòu)之處理器模塊、內(nèi)存控制器模塊以及視頻控制接口模塊．然后通過xilinx ise 4.1/5.2、modelsim完成行為級(jí)仿真、綜合以及布局布線等。

　　(2)以某個(gè)應(yīng)用為例將c語(yǔ)言或匯編語(yǔ)言編寫的測(cè)試算法程序存儲(chǔ)在sram中．實(shí)現(xiàn)嵌入式處理器及視頻控制接口并下載到fpga．從而生成一塊可編程的控制器芯片構(gòu)成一個(gè)簡(jiǎn)化soc應(yīng)用。

　　(3)如果soc應(yīng)用成功．則可通過cell-base design flow將其轉(zhuǎn)成asic版圖．實(shí)現(xiàn)流片。

　　2.3 ip核的驗(yàn)證方法

　　在芯片的設(shè)計(jì)流程中設(shè)計(jì)的驗(yàn)證是一個(gè)重要而又費(fèi)時(shí)的環(huán)節(jié)。在進(jìn)行top_down設(shè)計(jì)時(shí)．從行為級(jí)設(shè)計(jì)開始到rtt級(jí)設(shè)計(jì)再到門級(jí)設(shè)計(jì)相應(yīng)地利用eda工具進(jìn)行各個(gè)級(jí)別的仿真．行為仿真和rtl級(jí)仿真屬于功能仿真其作用是驗(yàn)證設(shè)計(jì)模塊的邏輯功能 門級(jí)仿真是時(shí)序仿真用于驗(yàn)證設(shè)計(jì)模塊的時(shí)序關(guān)系無(wú)論是功能仿真或是時(shí)序仿真仿真方法有兩種．即交互式仿真方法和測(cè)試平臺(tái)法

　　(1)交互式仿真方法。該方法主要是利用eda工具提供的仿真器進(jìn)行模塊的仿真它允許在仿真期間對(duì)輸入信號(hào)賦值，指定仿真執(zhí)行時(shí)間，觀察輸出波形。當(dāng)系統(tǒng)的邏輯功能、時(shí)序關(guān)系達(dá)到設(shè)計(jì)要求后，仿真結(jié)束。缺點(diǎn)是輸入輸出不便于記錄歸檔尤其是輸入量比較復(fù)雜時(shí)，輸出不便于觀察和比