Probe Visualizer
發(fā)布時間:2011/5/27 9:16:43 訪問次數(shù):1124
Probe Visualizer 協(xié)助用戶增加探測信號的數(shù)量,從數(shù)十個增加至數(shù)千個,能儲存探測信號數(shù)據(jù)長達(dá)數(shù)百萬的頻率周期,并且只需幾分鐘時間即可新增或變更探測信號,不需要重復(fù)進(jìn)行冗長的設(shè)置流程。您也可依據(jù)需求配置SpringSoft的 Siloti™ 能見度自動增強(qiáng)系統(tǒng),決定需要觀測的最小信號組數(shù)量,達(dá)到最佳的設(shè)計能見度。探測信號數(shù)據(jù)會儲存并上傳至SpringSoft的 Fast Signal Database (FSDB) 中,供偵錯工作使用。
Probe Visualizer 與SpringSoft Verdi HDL 偵錯平臺密切整合,只需一次設(shè)計編譯操作,即可使用 Verdi 系統(tǒng)的進(jìn)階具體化與自動追蹤功能。工程師可以跨多個 FPGA 檢視波形,進(jìn)而分析設(shè)計行為,并且在他們最熟悉的 RTL 代碼環(huán)境中找出錯誤的原因;與傳統(tǒng)方法相比較,偵錯時間大幅縮短一半。在需要時,只要由 Verdi 環(huán)境將額外的探測信號 (probed signal) 拖曳至 Probe Visualizer 即可快速看到結(jié)果。由于可使用 Probe Visualizer 通過整合式版本管理 (revision management) 系統(tǒng)來追蹤探測 ECO,因此在偵錯過程中,也能夠依照需求迅速追溯至特定的版本。
功能齊備,操作便捷Probe Visualizer 可在一般工程工作站上執(zhí)行,其中整合了軟件、硬件以及特定 IP,來執(zhí)行 FPGA 設(shè)置操作、探測信號調(diào)校與接口工作。軟件能夠?qū)㈩A(yù)先分塊(partition)的 FPGA 設(shè)置流程自動化,并且在每一個 FPGA 內(nèi)植入小型 soft IP 區(qū)塊,以萃取預(yù)先選定的探測信號。而硬件接口套件提供一切工作所需,將執(zhí)行 Probe Visualizer 軟件的工作站鏈接至原型板。其中包括定制的 ProtoLink 適配卡,可連結(jié)至 FPGA 原型板上常見的 J 連接器 (J-connector) 或 Mictor 連接器;以及將適配卡鏈接至工作站的高速光纖信道。適配卡具備內(nèi)建探測信號內(nèi)存 (Probe Memory),可儲存所有探測數(shù)據(jù),絕不占用 FPGA 資源。
SpringSoft 發(fā)表ProtoLink™ Probe Visualizer,這款產(chǎn)品能夠大幅提升設(shè)計能見度,同時簡化 FPGA 原型板的偵錯工作。新推出的 Probe Visualizer 采用創(chuàng)新的專利互連技術(shù)與軟件自動增強(qiáng)功能,搭配領(lǐng)先業(yè)界的 Verdi™ HDL 偵錯平臺,不僅能夠縮短預(yù)制或定制設(shè)計原型板的驗證時間,還能夠提高FPGA 原型板的投資回報率而將其運用在系統(tǒng)芯片 (SoC) 設(shè)計的早期檢驗階段。
由于原型板的速度快與成本低廉,已被廣泛運用來驗證關(guān)鍵設(shè)計模塊或整套系統(tǒng)是否正確運作。然而,原型板向來設(shè)置不易,且缺乏信號能見度,因此在研發(fā)過程中,F(xiàn)PGA板配置工作經(jīng)常延誤,或局限于使用在開發(fā)階段的后期。SpringSoft的 Probe Visualizer 能夠探測眾多信號并儲存大量頻率周期 (cycles) ,且能通過迅速的探針ECO (probe ECO) 流程,輕松地新增/改變信號,同時運用SpringSoft的 Verdi™ 自動化偵錯系統(tǒng),加速RTL級 的設(shè)計偵錯操作,解決了上述窘境。
SpringSoft推出 Probe Visualizer:這款產(chǎn)品不僅是SpringSoft屢獲肯定的驗證加強(qiáng)產(chǎn)品系列的生力軍,也是SpringSoft「加速復(fù)雜 SoC 設(shè)計功能收斂」使命的重大里程碑。
Probe Visualizer 協(xié)助用戶增加探測信號的數(shù)量,從數(shù)十個增加至數(shù)千個,能儲存探測信號數(shù)據(jù)長達(dá)數(shù)百萬的頻率周期,并且只需幾分鐘時間即可新增或變更探測信號,不需要重復(fù)進(jìn)行冗長的設(shè)置流程。您也可依據(jù)需求配置SpringSoft的 Siloti™ 能見度自動增強(qiáng)系統(tǒng),決定需要觀測的最小信號組數(shù)量,達(dá)到最佳的設(shè)計能見度。探測信號數(shù)據(jù)會儲存并上傳至SpringSoft的 Fast Signal Database (FSDB) 中,供偵錯工作使用。
Probe Visualizer 與SpringSoft Verdi HDL 偵錯平臺密切整合,只需一次設(shè)計編譯操作,即可使用 Verdi 系統(tǒng)的進(jìn)階具體化與自動追蹤功能。工程師可以跨多個 FPGA 檢視波形,進(jìn)而分析設(shè)計行為,并且在他們最熟悉的 RTL 代碼環(huán)境中找出錯誤的原因;與傳統(tǒng)方法相比較,偵錯時間大幅縮短一半。在需要時,只要由 Verdi 環(huán)境將額外的探測信號 (probed signal) 拖曳至 Probe Visualizer 即可快速看到結(jié)果。由于可使用 Probe Visualizer 通過整合式版本管理 (revision management) 系統(tǒng)來追蹤探測 ECO,因此在偵錯過程中,也能夠依照需求迅速追溯至特定的版本。
功能齊備,操作便捷Probe Visualizer 可在一般工程工作站上執(zhí)行,其中整合了軟件、硬件以及特定 IP,來執(zhí)行 FPGA 設(shè)置操作、探測信號調(diào)校與接口工作。軟件能夠?qū)㈩A(yù)先分塊(partition)的 FPGA 設(shè)置流程自動化,并且在每一個 FPGA 內(nèi)植入小型 soft IP 區(qū)塊,以萃取預(yù)先選定的探測信號。而硬件接口套件提供一切工作所需,將執(zhí)行 Probe Visualizer 軟件的工作站鏈接至原型板。其中包括定制的 ProtoLink 適配卡,可連結(jié)至 FPGA 原型板上常見的 J 連接器 (J-connector) 或 Mictor 連接器;以及將適配卡鏈接至工作站的高速光纖信道。適配卡具備內(nèi)建探測信號內(nèi)存 (Probe Memory),可儲存所有探測數(shù)據(jù),絕不占用 FPGA 資源。
SpringSoft 發(fā)表ProtoLink™ Probe Visualizer,這款產(chǎn)品能夠大幅提升設(shè)計能見度,同時簡化 FPGA 原型板的偵錯工作。新推出的 Probe Visualizer 采用創(chuàng)新的專利互連技術(shù)與軟件自動增強(qiáng)功能,搭配領(lǐng)先業(yè)界的 Verdi™ HDL 偵錯平臺,不僅能夠縮短預(yù)制或定制設(shè)計原型板的驗證時間,還能夠提高FPGA 原型板的投資回報率而將其運用在系統(tǒng)芯片 (SoC) 設(shè)計的早期檢驗階段。
由于原型板的速度快與成本低廉,已被廣泛運用來驗證關(guān)鍵設(shè)計模塊或整套系統(tǒng)是否正確運作。然而,原型板向來設(shè)置不易,且缺乏信號能見度,因此在研發(fā)過程中,F(xiàn)PGA板配置工作經(jīng)常延誤,或局限于使用在開發(fā)階段的后期。SpringSoft的 Probe Visualizer 能夠探測眾多信號并儲存大量頻率周期 (cycles) ,且能通過迅速的探針ECO (probe ECO) 流程,輕松地新增/改變信號,同時運用SpringSoft的 Verdi™ 自動化偵錯系統(tǒng),加速RTL級 的設(shè)計偵錯操作,解決了上述窘境。
SpringSoft推出 Probe Visualizer:這款產(chǎn)品不僅是SpringSoft屢獲肯定的驗證加強(qiáng)產(chǎn)品系列的生力軍,也是SpringSoft「加速復(fù)雜 SoC 設(shè)計功能收斂」使命的重大里程碑。
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