來源：電子市場

半導體集成電路技術的飛速發(fā)展推動了新材料、新技術的不斷進步，也使得半導體工業(yè)成長為工業(yè)界不可忽視的力量。隨著線寬的不斷減小、晶體管密度的不斷提升，越來越多的人把目光投向了低介電常數(shù)材料在超大規(guī)模集成電路中的應用。當Intel，IBM，AMD，Motorola，Infineon，TSMC以及UMC等公司相繼宣布將在0.13mm及其以下的技術中使用低介電常數(shù)材料時，對低介電常數(shù)材料（Lowkmaterials）及其工藝集成的研究，就逐漸成為半導體集成電路工藝的又一重要分支。

在集成電路工藝中，有著極好熱穩(wěn)定性、抗?jié)裥缘亩趸瑁⊿iO2）一直是金屬互聯(lián)線路間使用的主要絕緣材料。而金屬鋁（Al）則是芯片中電路互聯(lián)導線的主要材料。然而，隨著集成電路技術的進步，具有高速度、高器件密度、低功耗以及低成本的芯片越來越成為超大規(guī)模集成電路制造的主要產品。此時，芯片中的導線密度不斷增加，導線寬度和間距不斷減小，互聯(lián)中的電阻（R）和電容（C）所產生的寄生效應越來越明顯。圖1是集成工藝技術與信號傳輸延遲的關系。由圖可見，隨著集成工藝技術的提高（線寬的減�。苫ヂ�(lián)引起的信號延遲也就成為制約芯片性能提升的重要因素。

當器件尺寸小于0.25mm后，克服阻容遲滯（RCDelay）而引起的信號傳播延遲、線間干擾以及功率耗散等，就成為集成電路工藝技術發(fā)展不可回避的課題。金屬銅（Cu）的電阻率（~1.7mW·cm）比金屬鋁的電阻率（～2.7mW·cm）低約40%。因而用銅線替代傳統(tǒng)的鋁線就成為集成電路工藝發(fā)展的必然方向。如今，銅線工藝已經發(fā)展成為集成電路工藝的重要領域。與此同時，低介電常數(shù)材料替代傳統(tǒng)絕緣材料二氧化硅也就成為集成電路工藝發(fā)展的

又一必然選擇。

2低介電常數(shù)材料的特點及分類

低介電常數(shù)材料大致可以分為無機和有機聚合物兩類。目前的研究認為，降低材料的介電常數(shù)主要有兩種方法：其一是降低材料自身的極性，包括降低材料中電子極化率（electronicpolarizability），離子極化率（ionicpolarizability）以及分子極化率（dipolarpolarizability）[2]。在分子極性降低的研究中，人們發(fā)現(xiàn)單位體積中的分子密度對降低材料的介電常數(shù)起著重要作用。下式為分子極性與介電常數(shù)的Debye方程[3]：式中，er為材料的介電常數(shù)，e0為真空介電常數(shù)，ae，ad分別為電子極化和分子形變極化，N為分子密度。可見，材料分子密度的降低有助于介電常數(shù)的降低。這就是第二種降低介電常數(shù)的方法：增加材料中的空隙密度，從而降低材料的分子密度。

針對降低材料自身極性的方法，目前在0.18mm技術工藝中廣泛采用在二氧化硅中摻雜氟元素形成FSG（氟摻雜的氧化硅）來降低材料的介電常數(shù)。氟是具有強負電性的元素，當其摻雜到二氧化硅中后，可以降低材料中的電子與離子極化，從而使材料的介電常數(shù)從4.2降低到3.6左右[4]（本文所提及的低介電常數(shù)材料并不包含F(xiàn)SG，而是指介電常數(shù)比3.6更低的絕緣材料）。為進一步降低材料的介電常數(shù)，人們在二氧化硅中引入了碳（C）元素：即利用形成Si-C及C-C鍵所聯(lián)成的低極性網絡來降低材料的介電常數(shù)。例如無定形碳薄膜的研究，其材料的介電常數(shù)可以降低到3.0以下[5]。

針對降低材料密度的方法，其一是采用化學氣相沉積（CVD）的方法在生長二氧化硅的過程中引入甲基（-CH3），從而形成松散的SiOC:H薄膜，也稱CDO（碳摻雜的氧化硅），其介電常數(shù)在3.0左右。其二是采用旋壓方法（spin-on）將有機聚合物作為絕緣材料用于集成電路工藝。這種方法兼顧了形成低極性網絡和高空隙密度兩大特點，因而其介電常數(shù)可以降到2.6以下。但致命缺點是機械強度差，熱穩(wěn)定性也有待提高。

3低介電常數(shù)材料在集成電路工藝中的應用

近十年來，半導體工業(yè)界對低介電常數(shù)材料的研究日益增多，材料的種類也五花八門（參見表1）。然而這些低介電常數(shù)材料能夠在集成電路生產工藝中應用的速度卻遠沒有人們想象的那么快。其主要原因是許多低介電常數(shù)材料并不能滿足集成電路工藝應用的要求。圖2是不同時期半導體工業(yè)界預計低介電常數(shù)材料在集成電路工藝中應用的前景預測。

由圖2可見，早在1997年，人們就認為在2003年，集成電路工藝中將使用的絕緣材料的介電常數(shù)（k值）將達到1.5。然而隨著時間的推移，這種樂觀的估計被不斷更新。到2003年，國際半導體技術規(guī)劃（ITRS2003[7]）給出低介電常數(shù)材料在集成電路未來幾年的應用，其介電常數(shù)范圍已經變成2.7~3.1。

造成人們的預計與現(xiàn)實如此大差異的原因是，在集成電路工藝中，低介電常數(shù)材料必須滿足諸多條件，例如：足夠的機械強度（mechanicalstrength）以支撐多層連線的架構、高楊氏系數(shù)（Young’smodulus）、高擊穿電壓（breakdownvoltage>4MV/cm）、低漏電（leakagecurrent<10-9at1MV/cm）、高熱穩(wěn)定性（thermalstability>450oC）、良好的粘合強度（adhesions