摘要：介紹了DDFS的原理和Altera公司的FPGA器件ACEX 1K的主要特點(diǎn)，給出了用ACEX 1K系列器件EP1K10TC144－1實(shí)現(xiàn)數(shù)字頻率合成器的工作原理、設(shè)計(jì)思路、電路結(jié)構(gòu)和仿真結(jié)果。

     關(guān)鍵詞：DDFS；FPGA；快速通道互連；仿真

    １  概述

    １９７１年，美國學(xué)者Ｊ．Ｔｉｅｒｎｃｙ，Ｃ．Ｍ．Ｒａｄｅｒ和Ｂ．Ｇｏｌｄ提出了以全數(shù)字技術(shù)，從相位概念出發(fā)直接合成所需波形的一種新的頻率合成方法。限于當(dāng)時(shí)的技術(shù)和器件水平，它的性能指標(biāo)尚不能與已有技術(shù)相比，故未受到重視。近３０年間，隨著集成電路技術(shù)和器件水平的提高，一種新的頻率合成技術(shù)——直接數(shù)字頻率合成（ＤＤＦＳ）得到了飛速的發(fā)展，它以有別于其它頻率合成方法的優(yōu)越性能和特點(diǎn)成為現(xiàn)代頻率合成技術(shù)中的佼佼者。

隨著微電子技術(shù)的發(fā)展現(xiàn)場(chǎng)可編程門陣列ＦＰＧＡ器件得到了飛速發(fā)展。由于該器件具有工作速度快，集成度高和現(xiàn)場(chǎng)可編程等優(yōu)點(diǎn)，因而在數(shù)字信號(hào)處理中得到了廣泛應(yīng)用，越來越受到硬件電路設(shè)計(jì)工程師們的青睞。直接數(shù)字頻率合成（ＤＤＦＳ）技術(shù)以其具有頻率分辨率高，頻率變換速度快，相位可連續(xù)線性變化等特點(diǎn)，而在數(shù)字通信系統(tǒng)中被廣泛采用。本文基于ＤＤＦＳ的基本原理，給出了利用ＡＬ-ＴＥＲＡ公司的ＦＰＧＡ芯片（ＡＣＥＸ １Ｋ系列ＥＰ１Ｋ１０ＴＣ１４４－１器件）完成ＤＤＦＳ系統(tǒng)設(shè)計(jì)的具體方法。

      ＡＣＥＸ １Ｋ系列器件是Ａｌｔｅｒａ公司著眼于通信（如Ｘｄｓｌ路由器等）、音頻處理及類似場(chǎng)合的應(yīng)用而推出的新型芯片系列。ＡＣＥＸ １Ｋ系列器件具有以下特性：

（１）采用查找表（ＬＵＴ）和ＥＡＢ相結(jié)合的結(jié)構(gòu)模式，可提供高效低功耗的優(yōu)良性能。因?yàn)椋蹋眨越Y(jié)構(gòu)適用于實(shí)現(xiàn)高效的數(shù)據(jù)通道、增強(qiáng)型寄存器、數(shù)學(xué)運(yùn)算及數(shù)字信號(hào)處理設(shè)計(jì)，而ＥＡＢ結(jié)構(gòu)可實(shí)現(xiàn)復(fù)雜的邏輯功能和存儲(chǔ)器功能。

（２） 密度高，典型門數(shù)為１萬到１０萬門，有多達(dá)４９１５２位的ＲＡＭ（每個(gè)ＥＡＢ有４０９６個(gè)ＲＡＭ）。

（３）系統(tǒng)內(nèi)核采用２．５Ｖ電壓，Ｉ／Ｏ腳可支持２．５Ｖ／３．５Ｖ／５．０Ｖ多電壓標(biāo)準(zhǔn)；器件功耗低；具有高達(dá)２５０ＭＨｚ的雙向Ｉ／Ｏ功能；完全支持３３ＭＨｚ的ＰＣＩ總線標(biāo)準(zhǔn)；內(nèi)置ＪＴＡＧ邊界掃描電路；不需測(cè)試矢量和掃描鏈即可對(duì)所有器件進(jìn)行１００％的功能測(cè)試。

４具有快速連續(xù)式延時(shí)可預(yù)測(cè)的快速通道互連（ＦＡＳＴ ＴＲＡＣＫ）；能實(shí)現(xiàn)快速加法器、計(jì)數(shù)器和比較器等算術(shù)運(yùn)算功能；具有專用鏈和實(shí)現(xiàn)高速多扇入邏輯功能的專用級(jí)鏈；具有能實(shí)現(xiàn)內(nèi)部三態(tài)總線的三態(tài)仿真；具有多達(dá)６個(gè)全局時(shí)鐘信號(hào)和４個(gè)全局清除信號(hào)。

（５）每個(gè)引腳都有獨(dú)特的三態(tài)輸出使能控制；可編程輸出的壓擺率控制可以減少電平轉(zhuǎn)換產(chǎn)生的噪聲；引腳與引腳間具有用戶可選的鉗位電路；支持熱插拔操作。

    ２  ＤＤＦＳ基本原理

ＤＤＦＳ技術(shù)是一種可把一系列數(shù)字量形式信號(hào)通過ＤＡＣ轉(zhuǎn)換成模擬量形式信號(hào)的合成技術(shù)。目前使用最廣泛的一種ＤＤＦＳ方式是利用高速存儲(chǔ)器作查尋表，然后通過高速ＤＡＣ產(chǎn)生已用數(shù)字形式存入的正弦波。圖１是ＤＤＦＳ的基本原理圖。

２．１ 相位累加器

相位累加器由Ｎ位加法器與Ｎ位累加寄存器級(jí)聯(lián)構(gòu)成。時(shí)鐘脈沖每觸發(fā)一次，加法器便將頻率控制數(shù)據(jù)與累加寄存器輸出的累加相位數(shù)據(jù)相加，然后把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。累加寄存器將加法器在上一個(gè)時(shí)鐘作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個(gè)時(shí)鐘的作用下繼續(xù)與頻率控制數(shù)據(jù)相加。這樣，相位累加器在參考時(shí)鐘的作用下將進(jìn)行線性相位累加，相位累加器累加滿量時(shí)，就會(huì)產(chǎn)生一次溢出，以完成一個(gè)周期性的動(dòng)作，這個(gè)周期就是ＤＤＦＳ合成信號(hào)的一個(gè)頻率周期，累加器的溢出頻率就是ＤＤＦＳ輸出的信號(hào)頻率。

      ２．２ 相位－幅值轉(zhuǎn)換

用相位累加器輸出的數(shù)據(jù)作為取樣地址來對(duì)正弦波波形存儲(chǔ)器進(jìn)行相位－幅值轉(zhuǎn)換，即可在給定的時(shí)間上確定輸出的波形幅值。

２．３ 數(shù)模轉(zhuǎn)換

通過ＤＡＣ可將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求的合成頻率模擬量形式信號(hào)，低通濾波器用于衰減和濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號(hào)。

對(duì)于計(jì)